Устройство для умножения на коэффициенты

 

Изобретение относится к арифметическим блокам устройств вычисли- . тельной техники я может быть использовано при построении устройств, производящих умножение на заранее вычисленные коэффициенты, в частности в устройствах цифровой обработки сигналов . Цель изобретения - расширение функциональных возможностей за счет обработки множимого, представленного в дополнительном коде и в прямом коде со знаком. Устройство для у1чножения на коэффициенты содержит последовательный сумматор-вычитатель 1,, сдвиговые регистры 2-4, регистры множимого 5, коэффициента 6, 7, коммутаторы 8, 9, счетчик по модулю 2К 10, регистры знаков множимого 11 и коэффициента 12, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13-15, элементы И 16-18, элемент НЕ 19, коммутатор 20, входы 21-28 устройства и выходы 29-3J устройства. Поставленная цель достигается введением элемента ИСКЛЮЧАЮЩЕЕ ШШ 15, элементов И 17, 18, элемента НЕ 19 и коммутатора 20. 1 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ц11 4 G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

-ГО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4266939/24-24 (22) 23,06.87 (46) 15.02,89, Бюл, №- 6 (72) С,Л.Титов (53) 681, 325(088,8) (56) Авторское свидетельство СССР № 1305663ю KJI ° G 06 F 7/49, 1985.

Авторское свидетельство СССР

¹ 1397901, кл, G 06 F 7/49, 1985, (54) УСТРОЙСТВО ДЛЯ У11НОЖЕНИЯ НА

КОЗФФИЦИЕ НТЬ1 (57) Изобретение относится к арифме- тическим блокам Устройств вычислительной техники и может быть исполь- зовано при построении устройств, про-.

Иэводящих умножение на заранее вычисленные коэффициенты, в частности в устройствах цифровой обработки сигÄÄSUÄÄ 1458872 А1 налов. Цель изобретения - расширение функциональных воэможностей эа счет обработки множимого, представленного в дополнительном коде и в прямом коде со знаком, Устройство для уиножения на коэффициенты содержит последовательный сумматор -вычитатель 1., сдвиговые регистры 2-4, регистры множимого 5, коэффициента 6, 7, коммутаторы 8, 9, счетчик по модулю 2К 10, регистры знаков множимого 11 и коэффициента 12, элементы ИСКЛЮЧАЮ ДЕЕ

ИЛИ 13-15 элементы И 16-18, элемент

НЕ 19, коммутатор 20, входы 21-28 устройства и выходы 29-31 устройства.

Поставленная цель достигается введе- синем элемента ИСКЛ10ЧАЮЩЕЕ ИЛИ 15, ф элементов И 17, 18, элемента НЕ 19 и коммутатора 20, 1 ил.

С:

1458872

0)0,,010,...010 е е, - e es e e e e° ° 010, ., 01

° ° ° 7 м с с

Изобретение относится к арифметическим блокам устройств вычислительной техники и может быть использовано при построении устройств, производящих умножение на заранее вычисленные коэффициенты, в частности в устройствах цифровой обработки сигналовв.

Цель изобретения — расширение 10 функциональных возможностей за счет обработки множимого, представленного в дополнительном коде и прямом коде со знаком.

На чертеже представлена функцио- 15 нальная схема устройства для умножения на коэффициенты.

Устройство для умножения на коэффициенты содержит последовательный сумматор-вычит атель 1, первый — тре- 20 тий сдвиговые регистры 2 — 4, регистр !

5 множимого, первый и второй регистры

6, 7 коэффициента, первый и второй где М, С и P — целые, причем

О СсК-1, Р=1(К-1 /(С+1)(, М= К-Р (С+1)-1, Выражение в обратных прямых скобках j (обозначает целую часть выражения в скобках, Результат умножения при этом формируется в до-., полнительном коде. 35

Последовательный сумматор- вычита-, ( тель 1 осуществляет суммирование (вычитание) множимого к (из) сумме частичных произведений, формируемой на его выходе. Эта сумма задерживается 40 на С тактов посредством первого сдвигового регистра 2 и первого коммутатора 8, Конкретная величина задержки определяется кодом первой части коэффициента, который хранится в первом 45 ре1"истре 6 коэффициента и поступает на управляющие входы коммутатора 8 °

Регистр 5 множимого осуществляет хранение и потактовый сдвиг множимого, поступающего на второй вход последовательного сумматора- вычитателя 1, Третий сдвиговый регистр 4 н второй коммутатор 9 производят формирование, В нулей или единиц (B=(P+2) (С+1)-К) и К-В младших разрядов множимого, . которые поступают на вычисление в последние К тактов вычисления, Конкретное число нулей (единиц) В определяется кодом второй части коэффицикоммутаторы 8, 9, счетчик 10 по моду-. лю 2К, регистр 11 знака множимого, регистр 12 знака коэффициента, первый - третий элементы ИСКЛЮЧАЮЩЕЕ

ИЗП1 13 — 15, первый — третий элементы И 16 - 18, элемент НЕ 19, третий коммутатор 20, вход 21 множимого устройства, вход 22 старшего знакового разряда множимого устройства, первый и второй входы 23, 24 коэффициента устройства, вход 25 знака коэффициента устройства, вход 26 установки. устройства, тактовый вход 27 устройства, управляющий вход 28 устройства, выход 29 старших разрядов результата устройства, выход 30 младших разрядов результата устройства и последовательный выход 31 результата устройства.

Устройство производит умножение

К-разрядного множимого на К-разрядный регулярный коэффициент вида

Р ента, который хранится во втором регистре 7 коэффициента и поступает на управляющие входы коммутатора 9, Вид кода множимого (прямой или инверсный), который используется в последних К тактах вычисления, формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 13 под уп| равлением сигнала, поступающего с выхода элемента И 17, Элементы ИСКЛЮЧАКМЦЕЕ ИЛИ 14, 15, элементы И 16, 17 и элемент HE 19 в зависимости от знаков множимого и коэффициента, а также состояния старшего разряда с че тчи к а 10 по модулю 2 К фор мир уют управляющий сигнал, определяющий операцию, выполняемую последовательным сумматором-вычитателем 1 . Коммутатор 20 формирует знаковый разряд множимого, первоначально з аписываемого в регистр 5 множимого.

Устройство работает следующим образом, Рассмотрим работу устройства при поступлении на его вход множимого, представленного в прямом коде со знаком, В этом случае не управляющий вход 28 устройства поступает сигнал

I\ 11

О, Этот сигнал переводит коммутатор 20 в режим коммутации уровня "0" устройства с его второго входа на его выход, закрывает элемент И 17, 14 >8872

10

50

55 в результате чего на выходе элемента

НЕ 19 формируется сигнал "1", чем разрешается прохождение сигнала с выхода счетчика 10 по модулю 2К через элемент И 16, и разрешает прохождение сигнала через элемент И 18, В начале каждого цикла вычисления на установочный вход 26 ус трой ства поступает импульс, который производит обнуление последовательного сумматора-вычитателя 1, счетчика 10 и сдвиговых регистров 2-4, Этим же импульсом производится запись множимого с входа 21 множимого в регистр 5 множимого (при этом в его старший знаковый разряд записывается значе. ние нуля с выхода коммутатора 20), первой и. второй частей Коэффициента соответственно с входов 23, 24 коэффициента в регистры 6, 7 коэффициента, знака множимого с входа 22 старшего знакового разряда множимого в регистр 11 знака множимого и знака коэффициента в регистр 12 знака коэффициента, Затем на тактовый вход 27 устройства начинают поступать тактовые импульсы, причем их количество в каждом цикле умножения равно 2К, В случае, если знаки множимого и коэффициента одинаковые, то одноименные сигналы, поступающие на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15 с выхода регистра 12 знака коэффициента и через элемент И 18 с выхода регистра

11 знака множимого, генерируют на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15 сигнал "0», который переводит элемент

ИСКЛ10ЧАЮЩЕЕ ИЛИ 14 в режим повторителя, В результате этого сигнал с выхода старшего разряда счетчика 10 по модулю 2К без изменения проходит на управляющий вход последовательного сумматора-вычитателя 1, Поэтому пос-ледний работает в рехслме суммирования первые К тактов вычисления, а последние К тактов вычисления — в режиме вычитания. Если же знаки множимого и коэффициента будут различными, то режимы работы последовательного сум.матора-вычитателя 1 будут противопоJloKHolMH чем рассмотренные выше, С началом поступления тактовых импульсов в регистре 5 множимого производится потактовый сдвиг множимого, которое, начиная с младшего разряда, поступает на второй вход последова-. тельного сумматора- вычитателя 1 и в зависимости от сигнала на его управ". ляющем входе суммируется или вычита-.. ется из значения суммы частичных произведений, которая поступает на первый вход последовательного сумматОра-вычитателя 1 с его же выхода, но задержанная на С тактов в сдвиговом регистре 2 и коммутаторе 8, По мере выхода из регистра 5 мно жимого старших разрядов множимого в него на освободившееся место с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 13, который в данном случае работает в режиме повторителя, вновь записывается значеьые множимого, Причем в связи с тем> что в начале каждого цикла умножения сдвиговый регистр 4 обнуляется, между старшим разрядом первоначально з апи санного множимого и младшим разрядом вновь записываемого числа будет сформировано В нулей (В.Ъ О), В результате после первых К тактов вычисления в регистре 5 множимого будет сформировано число, состоящее из

В нулей и К-В бит младших разрядов множимого, Это число в течение пос ледних К тактов вычисления поступает на второй вход последовательного сумматора-вычитателя 1, В течение 2К тактов вычисления с выхода младшего разряда сдвигового регистра 2 по последовательный выход

31 результата устройства последовательно поступают 2К бит результата умножения в последовательном коде °

Последние К тактов вычисления с выхода старшего разряда сдвигового ре-. гистра 2 в сдвиговый регистр 3 переписываются К младпих разрядов произведения, В результате в конце каждого цикла умножения в сдвиговом регистре

3 оказываются сформированные К младших разрядов произведения, которые поступают на выход 30 младших разрядов р езул ьт ат а устройства, а в сдвиговом регистре 2-К старших разрядов произведения, которые поступают на выход 29 старших разрядов результата устройства, Фо р мул а и з о б р е т е ни я

Устройство для умножения на коэффициенты, содержащее первый и второй коммутаторы, первый, второй и третий сдвиговые регистры, счетчик по модулю 2К (К вЂ” разрядно ст ь множимо го и коэффициента), первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый эле145887? чика по модулю 2К и последовательного сумматора-вычитателя и входом установки устройства, тактовый вход

5 которого соединен с тактовыми входами регистра множимого, первого, второго и третьего сдвиговых регистров, счетчика по модулю 2К и последовательного сумматора -вычитателя, уп10 ранлякщий вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, первый вход которого соединен с выходом пер во го элемент а И, пер вый вход которого соединен с выходом

20

50 писи первого и второго регистров коэффициента, регистра множимого и ре-. гистра знака коэффициента и входами установки в "0" первого, второго и третьего сдвиговых регистров, счетмент И, первый и второй регистрь(коэффициента, регистр множимого, регистр знака множимого, регистр знака коэффициента и последовательный сумматор-вычитатель, выход которого соединен с ийформационным входом первого сдвигового регистра, разрядные выходы которого соединены соответственно с информационными входами первого коммутатора и выходами старших разрядов результата устройства, последовательный выход разрядов результата которого соединен с выходом младшего разряда результата первого сдвиго во го ре гистр а, выход старше ro разряда результата которого соединен с информационным входом второго сдвигового регистра, разрядные выходя которого соединены с выхрдами млад- ших разрядов результата устройства, первый и второй входы коэффициента которого соединены соответственно с информационными входами первого и второ го р е ги стра коэффициента, разрядные выходы которых соединены соответственно с управляющим входом первого и второго коммутаторов, выход первого коммутатора соединен с первым информационным входом последовательного сумматора -вычитателя, второй информационный вход которого соединен с выходом регистра мнояымого, информационным входом третьего сдви го во ro р е ги стр а и пер вым информационным входом второго коммутатора, выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информаци-. онным входом регистра множимого, установочные входы которого, кроме первого, соединены соответственно с входами разрядов множ -.мого, кроме старшего знакового разряда устройства, вход старшего знакового разряда множимого которого соединен с информационным входом регистра знака множимого, вход разрешения записи которого соединен с входами разрешения застаршего разряда счетчика. по модулю

2К, каждый информационный вход второго коммутатора, начиная со второго, соединен соответственно с разрядными выходами тр е т ье го сдви го во ro ре ги ст". ра, начиная с первого разряда, вход знака коэффициента устройства соединен с информационным входом регистра знака коэффициента, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей за счет обработки множимого, представ-. ленного и в дополнительном коде и в прямом коде со знаком, в него введены третий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй и третий элементы И, элемент

НЕ и третий коммутатор, первый и вто. рой информационные входы которого сое. динены соответственно с входами старшего знакового разряда множимого и нулевого потенциала устройства, управляющий вход которого соединен с управляющим ьходом третьего коммутатора, первым вхо,ом второго элемента

И и инверсным вхоДом третьего элемента И, прямой вход которого соединен с выходом регистра знака множимого и вторым входом второго элемента И, выход которого соединен с вторым входом первого. элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и входом элемента НЕ, выход которого соединен с вторым входом первого элемента И, первый и второй входы третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходами третьего элемента И и регистра знака коэффициента, а выход — с вторым входом второго элемента ИСКЛЮЧАВШЕЕ ИЛИ, выход третье-. го коммутатора соединен с первым установочным входом регистра множимого,