Оперативное запоминающее устройство

 

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в аппаратуре цифровой обработки информации. Цель изобретения - уменьшение потребляемой мощности и повышение быстродействия - достигается введением в устройство блока сравнения, преобразователя адресных сигналов столбцов, элементов И и блока коррекции. Блок 11 сравнения и преобразователь 10 адресных сигналов столбцов обеспечивают работоспособность устройства, так как вырабатывают сигналы для формирователя 7 управляющих сигналов, который управляет выборкой необходимой строки и столбца накопителя 1, включением элементов И 12 и блока 8 усилителей записи-считывания. Блок 14 коррекции позволяет устранить перекос напряжения на входах-выходах усилителей записи считывания блока 8. При выборе одной разрядной шины остальные шины остаются заряженными, так как по низкому уровню сигнала на выходах элементов И 12 они отсекаются блоком 13 перезаписи от входов усилителей блока 8. 1 ил.

ССИОЗ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5!) 4 G 11 С 11/40

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (2! ) 4073511/24-24 (22) 28.03.86 (46) 30.05.89. Бюл. Л"- 20 (72) С.В.Высочина, В.M.Äåäèêoâà, А.М.Копытов, В.П.Сидоренко, А.Г.Солод и А.Ф.Хоменко (53) 681.327.66(088 ° 8) (56) IEEE Journal of Solid state

Circuits Р 5, 1982, р. 798. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТ—

РОИСТВО (57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в аппаратуре цифровой обработки информации. Цель изобретения — уменьшение потребляемой мощности и повышение быстродействия — достигается введением в устройство блока сравнения, преобразователя адрес„„ЯОщ, 148349

2 ных сигналов столбцов, э..ементов И и блока коррекции. Блок 1! сравнения и преобразователь 10 адресных сигналов столбцов обеспечивают работоспособность устройства, так как вырабатывают сигналы для формирователя 7 управляющих сигналов, который. управляет выборкой необходимой строки и столбца накопителя 1, включением элементов И 12 и блока 8 усилителей записи-считывания. Блок 14 коррекции позволяет устранить перекос напряжения на входах-выходах усилителей записи считывания блока 8. При выборе одной разрядной шины остальные шины остаются заряженными, так как по низкому уровню сигнала на выходах зле- 2 ментов И 12 они отсекаются блоком

13 перезаписи от входов усилителей блока 8. 1 ил. С::

1483493

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в аппаратуре цифровой об5 работки информации.

Цель изобретения — уменьшение потребляемой мощности и повышение быстродействия устройства.

Ца чертеже приведена функциональ- 10 ная схема предлагаемого устройства. !

Iа чертеже приняты следующие обозначения: матричный накопитель. 1,. блок 2 адресных усилителей строк, преобразователь 3 адресных сигналов 15 строк, дешифратор 4 строк, блок 5 адресных усилителей столбцов, дешифратор, 6 столбцов, формирователь 7 управляющих сигналов, блок 8 у-сипи.телей записи-считьпзанпя, блок 9 ин- 20 формационных усилителей, преобразователь 10 адресных cHI íà.tlîII столбцов, блок 11 сравнения, элементы I! 12, блок 13 перезаписи, блок 14 коррекции, блок 15 ключей предварительного заряца разрядных шин, блок 16 ключей разряда адресных шин, блок 17 ключей форсированного разряда адресных шин, адресные входы 18 и 19 устройства, информационный вход 20 устройства, эталонная разрядная шина 21 накопителя 1.

Устройство работает следующим образом.

При смене адреса н момент времени 35 на каком-либо адресном входе 18 или

19 в любой из двух групп устройства формируется сигнал Б „ в блоке 2 или

S > в дешифраторе 6 или в обоих блоках 2 и 5 (Б „, и Б,), если адрес ме- 40 няется в обейх группах устройства.

Сигналы Б > или Бу одновременно поступают на входы блока 11, на выходе которого формируется сигнал S, поступающий на третий вход формирователя 45 управляющих сигналов. IIa втором выходе формирователя 7 управляющих сигналов установлен высокий уровень сигнала, по которому открываются транзисторы блока 15 и происходит пред" заряд разрядных шин накопителя 1 и эталонной разрядной шины 21 ° По этому же сигналу через открытые транзисторы блока 16 разряжаются все адресные шины матричного накопителя 1, При считывании-записи информации на выходах дешифраторов 4 и 6 формируются высокие уровни сигналов, которые однозначно определяют ячеику матричного накопителя 1. Высокий уровень сигнала, замешанный с адресом с дешифратора 4, поступает на выбранную строку матричного накопителя 1, При этом происходит разряд эталонной разрядной шины через. один какой-либо открытый транзистор блока !7.

Строки всех транзисторов блока 17 соединены с эталонной шиной 21, т.е, разряд эталонного столбца происходит каждый раз при выборе запоминающей ячейки матричного накопителя 1. Сигнал с эталонной шины 21 поступает на первый вход формирователя 7, В момент предзаряда разрядных шин матричного накопителя положительный потенциал по высокому уровню сигнала на выхоцах элементов И через транзисторы блока 13 поступает на входы-выходы блока 8 усилителей записи-считывания, выполненных как триггер-защелка. Для предотвращения перекоса в заряде плеч триггера введен элемент 14 коррекции, выполненный ка транзисторе. При выборе строки и столбца матричного накопителя

1 на выбранную строку матричного накопителя 1 с дешифратора 4 поступает высокий уровень сигнала, выбранная дешифратором 6 разрядная шина матричного накопителя 1 начинает разряжаться. Перекос напряжений на разрядных шинах накопителя регистрируется усилителями записи-считывания блока

8 через включенные транзисторы блока 13, так как на выходах элементов

И 12 в это время высокий уровень сигнала. В момент, когда на выбранной строке появляется высокий потенциал, эталонная разрядная шина 21 начинает разряжаться через один иэ открытых транзисторов блока 17. Низкий уровень потенциала эталонной разрядной шины 21 поступает на один из входов формирователя 7 и на одном его выходе формируется высокий уровень сигнала, а на третьем выходе — низкий.

По низкому уровню сигнала усилители записи-считывания блока 8 через закрытые транзисторы блока 13 (на их затворах имеется низкий уровень потенциала с выходов элементов И 12) отключаются от разрядных шин накопителя 1, регистрируя перекос напряжений на разрядных шинах накопителя 1, которые могут перезаряжаться, и готовятся к следующему циклу записисчитывания. Высокий уровень сигнала, 1483493 поступающий на управляющий вход усилителя записи-считывания блока 8, защелкивает усилитель записи-считывания, так как на е"о входах-выходах имеется перекос напряжений, и информация с входов-выходов усилителя записи-считывания поступает на выход устройства. При записи информации в устройство на выходах блока 9 фарьыруются сигналы, поступающие на входывыходы усилителей записи-считывания блока 8. По высокому уровню сигнала на выходах элементов И 12 через открытые транзисторы блока 13 сигналы с входов-выходов усилителей записисчитывания 8 поступают в выбранную дешифраторами 4 и 6 ячейку матричного накопителя 1, записывая в нее определенную информацию.

Преобразователь 10 и блок 11 сравнения необходимы для обе печения работоспособности устройства, так как при их отсутствии, когда адреса строк Х постоянны, а изменяются лишь адреса столбцов У или сигнал записисчитывания EIB выходе блока 11, HP вырабатывался бы импульс смены адреса, а на выходах формирователя 7 не вырабатывались бы управляющие сигна— лы, т.е. не производился бы заряд выбранной строки, не вырабатывался бы сигнал включения усилителей записи--считывания блока 8, отсутствовали бы сигналы включения элементов И 12, т.е. устройство было бы неработоспособным.

В предлагаемом устройстве в одном цикле обращения, кроме начального, когда предзаряжаются все разрядные (столбцовые) шины накопителя, производится предзаряд лишь одной выбранной в предыдущем цикле обращений столбцовой шины накопителя 1. Осталь. ные разрядные шины остаются заряженными, так как по низкому уровню сигнала на выходах элементов И 12 они отсекаются закрытыми транзисторами блока 13 ат входов-выходов усилите-, лей записи-счить.вания блока 8. Разряд выаранной разрядной шины производится HB величину 0,2 В. Вследствие того, что в последующий момент времени выбранная разрядная шина накопителя 1 атсекается закрытыми низким уровнем сигнала на выходах элементов И 12 транзисторами блока 13 от входов-выходов включенных высоким .уровнем сигнала усилителей блока 8, которым достаточна такая разница в разбалансе напряжений плеч для правильного считывания инфармаиии, т.е., разрядив выбранную шину накопителя l на ьеличину 0,2 Б и отсекая ее затем с помощью элементов И 12 от входов-выходов усилителя блока 8, можно предзаряжать ее (остальные столбцовые шины остаются заряженными) и готовить к следующе - циклу обращения, пока информация с входов-выходов усилителей блока 8 поступает па выход устройства. Ppeìë цикла при это:i уменьшается на величину = 10 нс, в то время как сам цикл уменьшается на

50-60 нс, т.е. тем самым повышается быстродействие устрайстьа.

Ф о р м у л а и 3 а б р е т е и и я

Оперативное запаминаюшее устройства, содержащее блок адресных усили— телей строк, входы которого являются первой группой адресных входов устройства, преобразователь адресных сигналов строк, вход которого соединен с первым выходом блока адресных усилителей строк, дешифратор строк, информационный вход которого соединен с вторым выходом блока адресных

30 усилителей строк, блок адресных усилителей столбцов, входы которого являются второй группой адресных входов устройства, дешифратор столбцов, вход которого соединен с первым выходом блока адресных усилителей столбцов, блок информационных усилителей, информационный вход которого является информационным входом устройства, 40 вход разрешения блока информационных усилителей соединен с выходом дешифратара столбцов, формирователь управляющих сигналов, первый выход которога соединен с входом разрешения де45 шифратора строк, блок перезаписи, три блока ключей, матричный накопитель, разрядные шины которого соединены с информационными входами блока перезаписи и с выходами первого блока ключей, первый вход первого блока подключен к ILEEElp питания устройства, второй вьход формирователя управляющих сигналов соединен с вторым входом первого блока ключей, с первым входом второго блока ключей, второй вход которого и управляющие входы третьего блока ключей подключены к шине нулевого потенциала устройства, выходы второго блока ключей

1483493

Составитель А.Воронин

Техред N.Õîäàöè÷ Корректор И.лароши

Редактор С.Лисина

Заказ 2837/48 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 101 соединены с информационными входами третьего блока ключей, первый вход формирователя управляющих сигналов соединен с выходами третьего блока ключей и с одним из выходов первого блока ключей, блок усилителей запи-. си-считывания, входы-выходы котороro соединены с выходами блока информационных усилителей и с выходами блока перезаписи, о т л и ч а ю щ е е— с я тем, что, с целью уменьшения потребляемой мощности и повышения быстродействия устройства, в него введены элемент коррекции, элементы

И, блок сравнения и преобразователь адресных сигналов столбцов, выход

1 которого соединен с. первым входом блока сравнения, вход преобразователя адресных сигналов столбцов соеди5 нен с выходом блока усилителей столбцов, выходы элементов И соединены с управляющими входами блока перезаписи, первые входы элементов И соединены с выходом дешифратора столбцов, вторые входы элементов И соединены с вторым выходом формирователя управляющих сигналов, второй вход блока сравнения соединен с выходом преобразователя адресных сигналов строк, 15 выход блока сравнения соединен с вторым входом формирователя управляющих сигналов.