Магазинное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах с магазинной памятью. Целью изобретения является повышение быстродействия устройства за счет организации его работы по реальным задержакам элементов путем индикации моментов окончания переходных процессов в устройстве. Для достижения этой цели в устройство введены вторая 8 и третья 9 группы элементов И-ИЛИ-НЕ, одинадцать элементов И-НЕ, три элемента И 21-23, два инвертора 24, 25 и элемент И-ИЛИ-НЕ 26, который месте с первым инвертором 24 образуют триггер индикации 34. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 С 11 С 11/40

НСКÎNÇHAR

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMV СВИЩ=ТЕЛЬЕ ВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4148827/24-24 (22) 19. 1 i . 86 (46) 15.04,89. Бюл. Ф 14 (71) Ленинградский электротехнический институт им. В.И. Ульянова (Ленина) (72) В,И. Варшавский, Н.М. Кравченко, В.Б. Мараховский и Б.С. Цирлин (53) 681.327,66(088,8) (56) Авторское свидетельство СССР

В 780045, кл. G 11 С 19/00, 1978.

Шигин А.Г., Дерюгин А.А. Цифровые . вычислительные машины (Память ЦВМ).

M.: Энергия, 1975, с. 472, рис.16.10. (54) МАГАЗИННОЕ ЗАПОМИНАКП11ЕЕ УСТРОЙСТВО

„„SU„„1472947 А1 (57) Изобретение относится к вычислительной технике и мажет быть использовано в цифровых вычислительных машинах с магазинной памятью. Целью изобретения является повышение быстродействия устройства за счет организации его работы по реальным задержкам элементов путем индикации моментов окончания переходных процес" сов в устройстве. Для достижения этой цели в устройство введены вторая 8 и третья 9 группы элементов И-ИЛИ-НЕ, одиннадцать элементов И-НЕ, три элемента И 21 — 23, два .инвертора 24, 25 и элемент И вЂ” ИЛИ-НЕ 26, который вместе с первым инвертором 24 образуют триггер индикации 34, 2 ил.

1472947

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах с магазинной памятью.

Целью изобретения является повышение быстродействия устройства за счет организации его работы по реальным задержкам элементов путем индикации моментов окончания переходных процессов в устройстве.

На фиг. 1 приведена схема запоминающего устройства; на фиг. 2 — схема блока памяти.

Устройство (фиг.l) содержит блок 15

1 памяти, имеющий адресные входы

2.1-2.п, нулевой 3 и единичный 4 информационные выходы, прямой 5 и инверсный б информационные входы элементов И-ИЛИ-НЕ первой 7.1-7.п, вто- 20 рой 8.1-8,(n-l) и третьей 9,1-9.(n-1) групп, одиннадцать элементов И вЂ” НЕ

10-20, три элемента И 21-23, два инвартора 24 и 25 и элемент И- ИЛИ-НЕ

26. На фиг, 1 показаны также выходы 25 управления чтением 27 и записью 28, информационный вход 29, вход 30 начальной установки, управляющий выход

3! готовности и информационные выходы 32 и 33 устройства. Элемент И-ИЛИ- 30

НЕ 26 и первый инвертор 24 образуют управляющий триггер 34 °

На фиг. 2 показаны блок памяти, состоящий иэ п элементов 35i (i=-l,п) памяти, и пар ключевых элементов Çái, 37i, элементов 38 и 39 записи и нагрузочных элементов 40 и

41, выполненных на МДП-транзисторах, а также шины 42 нулевого потенциала и шина 43 питания устройства. 40

Магазинное запоминающее устройство работает следующим образом, В начальном состоянии на входы управления 27 чтением и 28 записью устройства подается низкий потенциал, 45

В результате на выходах элементов

11-14 имеются высокие потенциалы, а на выходе элементов 7,1-7.3, т.е. на адресных входах 2,1 2 ° 3 блока 1 памяти — низкие потенциалы, закрывающие транзисторы Çái и 37i ° Низкие потенциалы на выходах элементов 23 и 22 закрывают транзисторы 38 и 39.

Таким образом, на выходах 3 и 4 блока 1 устанавливаются высокие потен-" циалы, а на выходе элемента 10 — низкий потенциал. Элементы 17 и !8 образуют RS-триггер, и на выходе одного из них имеется низкий потенциал, а на выходе другого — высокий потенциал, в виду чего в начальном состоянии на выходе одного из элементов 15 или 16 имеется низкий потенциал, который вызывает появление низкого потенциала на выходе элемента 21. Все перечисленное приводит к тому, что на выходе элемента 26 управляющего триггера 34 в начальном состоянии имеется высокий потенциал, а на выходе его инвертора 24, т.е. на управляющем выходе 31 устройства, — низкий потенциал.

Перед началом работы на вход 30 „ начальной установки подается низкий потенциал, который вызывает появление высоких потенциалов на выходах элементов 18,15,19,9.1 и 9,2 и низких потенциалов на выходах элементов 1 7,,16, 20, 8 ° 1 и 8;2, После этого на входе 30 восстанавливается высокий потенциал. Описанное начальное состояние соответствует пустому магазину. Для"продолжения работы необходимо произвести запись в устройство, для чего на его информационный вход 29 выставляется записываемая информация и подается на вход 28 управления записью высокий потенциал, который вызывает появление низкого потенциала на выходе элемента 13.

Последнее приводит к установке высокого потенциала на выходе элемента 20, затем низкого потенциала на вывыходе элемента 9.2 и, наконец, высокого потенциала на выходе элемента

7.3, т.е. на адресном входе 2.3 блока 1 памяти. Одновременно с этим происходит переключение RS-триггера, образованного элементами 17 и 18, после чего на выходах обоих элементов 15 и 16, а затем и на выходе элемента 21 появляются высокие потенциалы, Появление высокого потенциала на адресном входе 2 ° 3 открывает соответствующие транзисторы 36,3 .и

37.3, и через один иэ них низкий потерциал с одного из входов-выходов элемента 35.3 памяти поступает на

1 выходы 3 или 4, что, в свою очередь, вызывает установку высокого потенциала на выходе элемента 10, а потом и на выходе элементов 22 и 23, в результате чего прямое и инверсное значения записываемой информации проходят на входы 6 и 5 блока 1 памяти и, открыв один из транзисторов 38 или

39, записываются через открытые тран )472947 зисторы 36.3 и 37.3 в элемент памяти 35,3. Признаком завершения записи информации в элемент памяти является .совпадение высоких потенциалов на выходе 3 и входе 5 блока или на выходе 4 и входе 6 блока l, Это совпадение совместно с высокими потенциалами с выходов элементов 1О и 21 вызывает переключение управляющего триггера 34, при котором сначала на выходе его элемента 26 появляется низнизкий потенциал, а потом на выходе его инвертора 24, т,е. на управляющем выходе 3! устройства, — высокий )5 потенцйал, что является признаком завершения переходных процессов в этой фазе работы устройства.

После этого на входе 28 управления записью снова устанавливается 2р низкий потенциал, что вызывает появление высоких потенциалов на выходе элементов 13 и 14, затем низких потенциалов на выходах элементов ?.3, 15, 21, 22 и 23, Появление низкого 25 потенциала на выходе элемента 7,3, т.е. на адресном входе 2.3 блока памяти, закрывает транзисторы 36.3 и 37,3 последнего, появление низких потенциалов на выходах элементов 22 30 и 24, т ° е. на входах 6 и 5 блока 1 памяти, — транзисторы 38 и 39. Таким образом на обоих выходах 3 и 4 блока !.ïàìÿòè устанавливаются высокие потенциалы, что вызывает появление низкого потенциала на выходе элемента 10; Низкие потенциалы на выходах элементов 10 и 2! приводят к переключению управляющего триггера 34, при котором на выходе его элемента

26 появляется высокий потенциал, а на выходе его инвертора 24, т.е, на управляющсм выходе 31 устройства, низкий потенциал, что является при.знаком завершения переходных процессов в этой фазе работы устройства.

Теперь в магазине занят один элемент памяти (элемент 1.3 )и возможны как следующая вторая запись, так и первое считывание, Следующая

50 запись происходит аналогично рассмотренной, с той лишь разницей, что при подаче высокого потенциала на вход 28 управления записью устройства низкий потенциач появляется на

55 выходе элемента 14, затем высокий потенциал — на выходе элемента 8.2, потом низкий потенциал — на выходе элемента 9. 1 и, наконец, высокий потенциал — на выходе элемента 7. 2, т. е. на адресном входе 2, 2, что вызывает запись информации в элемент 35,2.

Последовательность записей в устройство может продолжаться до тех пор, пока не заполнятся все ячейки памяти, признаком чего является низкий потенциал на выходе элемента 19, В ра.ссматриваемом примере укаэанное состояние достигается после третьей записи, при этом на выходах элементов 9.1 и 9.2 — низкие потенциалы, а на выходах элементов 8,1, 8.2 и 20 высокие потенциалы.

Для продолжения работы при полностью занятом магазине необходимо произвести считььвание информации, для чего на входе 27 управления чтением устройства выставляется высокий потенциал, который вызывает появление низкого потенциала на выходе элемента 12, Последнее приводит к установке высокого потенциала на выходе элемента 7.1, т ° е, на адресном входе 2.! блока 1 памяти. Одновременно с этим, как и в случае записи, происходит переключение RS-триггера, образованного элементами 17 и I8, после которого на выходах обоих элементов 15 и 16, а затем и на выходе элемента 21 появляются высокие потенциалы. Появление высокого потенциала на адресном входе 2.1 открывает транзисторы 36.1 и 37.1 и через один из них низкий потенциал с одного из входов-выходов элемента памяти

35. 1 поступает на вход 3 или 4, что вызывает установку высокого потенциа.ла на выходе элемента ) О. B режиме чтения высокие потенциалы с выходов элементов )0 и 2! вызывают переключение управляющего триггера 34, при котором на выходе его элемента 26 появляется низкий потенциал, а на выходе его инвертора 24, т.е. на управляющем выходе 31 устройства, — высо1 кий потенциал, что является признаком завершения переходных процессов в этой фазе работы устройства.

После этого на входе 27 управления чтением устройства снова устанавливается низкий потенциал, что вы— зывает появление высоких потенциалов на выходах элементов !1 и )2, затеи низкого потенциала на выходе элемента 7.1, в результате чего транзисторы 36,1 и 37,1 закрываются и на

5 14 выходах 3 и 4 блока 1 памяти снова устанавливаются высокие потенциалы, что приводит к появлению низкого потенциала на выходе элемента,lО,одновременно на выходе элемента 16, а

Ю затем на выходе элемента ? 1. Низкие потенциалы на выходах элементов 10 и 21 как и в случае записи, приводят к переключению управляющего триггера 34, при котором на выходе 26 появляется высокий потенциал, а на выходе его инвертора 24, т,е. на управляющем выходе 31 устройства, - низкий потенциал, что является признаком завершения переходных процессов в этой фазе работы устройства.

Считывание, которое происходит непосредственно после записи, не меняет состояния элементов 19, 20 и

8.i, 9.i а меняет только состояние

RS-триггера, образованного элемента ми 17 и 18. Аналогичная ситуация имеет место и при записи, которая происходит после считывания, Так, например, запись, которая происходит после рассмотренного выше считывания иэ заполненного устройства, возвращает последнее в состояние, соответствующее полностью занятому магазину, при котором дальнейшая запись в устройство невозможна, Если же после описанного выше считывания происходит следующее считывание, то после подачи на вход 27 управления чтением устройства высокого потенциала низкий потенциал появляется на выходе элемента 11, что вызывает появление выкого потенциала на выходе элемента

19, затем низкого потенциала на выходе элемента 8,1, а потом высокого потенциала на выходе элемента 7 ° 2, т.е. на адресном входе 2.2 блока 1 памяти, и далее происходит считывание информации из элемента памяти

l.2, аналогично описанному выше, Последовательность считываний информации из устройства может продолжаться до тех пор, пока не будут прочитаны все элементы памяти, после чего, как и в случае начального состояния, для продолжения работы необходимо произвести запись в устройство. В рассматриваемом примере указанное состояние достигается после третьего считывания из полностью занятого магазина.

Таким образом, при работе предI ложенного магазинного запоминающего

72947 6 устройства сигнал на выходе 31 является признаком завершения переходных процессов в каждой фазе работы устройства: появление высокого потенциа5 ла на этом выходе — признак завершения фазы записи или чтения, а низ1 кого потенциала " признак завершения фазы хранения. Наличие такого

10 признака позволяет организовать работу предложенного устройства по реальным задержкам его элементов и транзисторов, а следовательно, повысить его быстродействие, 15

Формула изобретения

Магазинное запоминающее устройство, содержащее и элементов памяти, 2п и пар ключевых элементов, выполненных на МДП-транзисторах, стоки которых соединены с прямым и инверсным входами-выходами соответствующих элементов памяти, первый и второй на25 грузочные элементы, первый и второй элементы записи, выполненные на МДПтранзисторах, стоки которых соединены с шиной нулевого потенциала устройства, а истоки " с истоками соотgg ветствующих МДП-транзисторов ключевых элементов и через соответствующие нагрузочные элементы с шиной питания устройства, и элементов И-ИЛИ-НЕ первой группы, выходы которых соединены с затворами соответствующих пар МЦП-транзисторов ключевых элементов, о т л и ч а ю щ е е с я .тем, что, с целью повышения быстродействия устройства, в него введены п-1

4р элементов И-ИЛИ-НЕ второй группы, n-I элементов И-ИЛИ-НЕ третьей группы, одиннадцать элементов И-НЕ, три элемента И, два инвертора и элемент

И-ИЛИ-НЕ, выход которого .соединен с

45 выходом первого инвертора, выход которого является управляющим выходом готовности устройства и соединен с первыми входами первей и второй групп И элемента И-ИЛИ-НЕ, вторые входы

5О которых соединены соответственно с первыми и вторыми входами других групп И элемента И-ИЛИ-НЕ и выходами первых элементов И и И-НЕ, третьи входы третьей и четвертой групп И

55 элемента И-ИЛИ-НЕ соединены с истока ми МДП-транзисторов соответствующих элементов записи, с входами первого элемента И-HE и являются прямым и инверсным информационными выходами уст1472947 ройства, четвертые входы третьей и четвертой групп И элемента И-ИЛИ-НЕ соединены с затворами МЦП-транзисторов соответствующих элементов записи

5 и с выходами второго и третьего элементов И, третий вход пятой группы И элемента И-ИЛИ-НЕ соединен с первыми входами второго и третьего элементов

И-НЕ е является входом управления чтением устройства, первые входы четвертого и пятого элементов И-HE u второго и третьего элементов И являются входом управления записью устройства, вторые входы второго и тре- 15 тьего элементов И соединены с выходом первого элемента И-НЕ, а третий вход второго элемента И соединен через второй инвертар с третьим входом третьего элемента И и является информа- 2р ционным входом устройства, вторые входы второго, четвертого и третьего, пятого элементов И-НЕ соединены соответственно с первым и вторым входами первого элемента И и выходами шеста- 25 го и седьмого элементов И-НЕ, первые входы которых соединены соответственно с выходами восьмого и девятого и первыми входами девятого и восьмого

- элементов И-НЕ, вторые входы которых 30 соединены соответственно с вторыми входами седьмого и шестого, третьими входами второго и третьего и выходами третьего и второго элементов И-НЕ, а третьи входы — соответственно с тре- 35 тьими входами седьмого и шестого, четвертого и пятого и выходами пятого и четвертого элементов И-НЕ, первый и второй входы первой группы И нечетных элементов И вЂ И-НЕ первой 4р группы соединены соответственно с выходами третьего и четвертого элементов И-НЕ, а первый и второй входы и первой группы И четных элементов

И-ИЛИ-НЕ первой группы — с выходами второго и пятого элементов И-НЕ, входы второй и третьей групп И i-го элемента И-ИЛИ-НЕ первой группы (i=2,п)— с выходами (i-1) -х элементов И-ИЛИ-НЕ второй и третьей групп и первыми входами первых групп И (i-1)-х элементов И-ИЛИ-НЕ третьей и второй групп, а первый вход второй группы И первого элемента И-ИЛИ-НЕ первой группы соединен с выходом десятого элемента И-НЕ, выходы и первые входы вторых групп И j-х элементов И-ИЛИНЕ второй группы Я=2, (n-l Ö соединены соответственно с первыми входами вторых групп И и выходами (j -1)-х элементов И-ИЛИ-НЕ третьей группы, вывыход и первый вход второй группы И первого элемента И-ИЛИ-НЕ второй группы соецинен с первым входом и выходом десятого элемента И-НЕ, выход и первый вход второй группы И (n-1)-ro элемента И-ИЛИ-НЕ третьей группы соединены соответственно с первым входом и выходом одиннадцатого элемента И-НЕ, вторые входы вторых групп .И нечетных элементов И-ИЛИ-НЕ второй и третьей групп соединены соответственна с выходами четвертого и третьего элементов И-HE а вторые входы вторых групп И четных элементов И-ИЛИ-НЕ второй и третьей группс выходами пятога .и второго элементов И-НЕ, вторые входы десятого и одиннадцатого элементов И-НЕ соединены соответственно с выходами второго и четвертого элементов И-НЕ, если и нечетное, и с выходами второго и пятого элементов И-НЕ, если п четное, третий вход десятого элемента

И-НЕ соединен с вторыми входами первых и третьими входами вторых групп ,И элементов И вЂ И-НЕ третьей группы, с четвертым входом восьмого, если и четное, или девятого, если п нечетное, элементов И-НЕ и является входом начальной установки устройства ° 1472947

Составитель А. Церюгин ,.Редактор Л. Веселовская Техред А.Кравчук Корректор Л, Зайцева

Заказ 1717/50 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35> Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина,101