Вычислительное устройство

 

Изобретение относится к вычислительной технике и может быть использовано при реализации арифметических устройств в электронных цифровых вычислительных машинах и цифровых измерительных приборах. Цель изобретения - расширение функциональных возможностей за счет обеспечения дополнительно к операции алгебраического суммирования операции алгебраического вычитания. Устройство содержит сумматор 1, два блока 3, 5 инвертирования, элемент И 7, два элемента ЗАПРЕТ 9, 10 и четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11-14. Устройство выполняет операции сложения и вычитания чисел с разными знаками, представленных прямыми кодами, и формирует результат в прямом коде. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1517024 А 1 (51)4 G 06 F 7 50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

1$

1б

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4386360/24-24 (22) 01.03.88 .(46) 23.10.89. Бюп, У 39 (71) Тернопольский финансово-экономический институт (72) З,И,Домбровский, М.А.Дуда и Л.А.Узлова (53) 681.325.5 (088.8) (56) Авторское свидетельство СССР

В.1297035 кл. G 06 F 7/50, 1985, Авторское свидетельство СССР

Ф 1208550, кл. G 06 F 7/50, 1983, (54) ВЫ П1СЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при реализации арифметических

2 устройств в электронных цифровых вычислительных машинах и цифровых измерительных приборах, Цель изобретения— расширение функциональных воэможностей за счет обеспечения дополнительно к операции алгебраического суммирования операции алгебраического вычитания. Устройство содержит сумматор I два блока 3, 5 инвентирования, зле= мент И 7, два элемента ЗАПРЕТ 9, 10 и четыре элемента ИС1ПЮЧАЮЦЕЕ ИЛИ 1114, Устройство выполняет операции сложения и вычитания чисел с разными знаками, представленных прямыми кодами, и формирует результат в прямом коде.

l ил.! 517024

Изобретение относится к вычислительной тех»»ике и может быть использовано нри реализации арифметических устройств в электронных цифровых вычисли5 тельных машинах и цифровых измерительных приборах, Целью изобретения является расширение функциональных возможностей устройства за счет обеспече»п»я допол- 1О нительно к операции алгебраического суммирования операции алгебраического вычитания, На чертеже представлена блок-схема вычислительного стройства. 15

Устройство содержит сумматор 1, вход 2 первого операнда, блок 3 инвертирования, вход 4 второго операнда, блок 5 инвертирования, выход 6 результата, элемент И 7, выход 8 приз-20 нака переполнения, элементы ЗАПРЕТ

9 z» 10, элементы ИСКЛЮЧАЮ!!!EE HJIH

11-14, вход 15 знака первого операнда, вход 16 знака второго операнда, вход

17 управлен»»я ре»й»мом и выход 18 знака результата °

Уc zðîéñò»»î работает следующим образом, Код перво» и операнда A по входу

2 поступает на первый вход сумматора 1. Код второго операнда В поступает но входу 4 на информационный вход блока 3 инвертирования, Знаки (Зн, А и Зн. В, операццов по входам 15 и 16 соответственно поступают на входы зле, »е»»та ИСКЛIОЧАIОЩЕЕ ИЛИ 12, При этом, если на выходе 17 есть нулевой сигнал, то устройство выполняет операцию алгебраического сложения, а если на входе 17 есть единичный сигнал, то уст в 40 ройство выполняет операцию алгебраического .ч»»тания, Пусть на входе 17 присутствует нулевой» сигнал, означающий, что устройство выполняет операцию алгебраическо-45 гп сло-;.:с»п»я, При одинаковых Зн.А и

Зн, Б !н входах элемента ИСКЛ10ЧА10ЩЕЕ !

LIMNI 2 e,;новременно присутствуют два лог»»чоск»»х "0 (что соответствует полоьзп сльным знакам) или две логические

" 1" (что соответствует отрицательным знакам), В этом случае на выходе элемент.. IСКП!ОЧАОЩЕЕ ИЛИ 12 присутствует ловича кой "0", который поступает на п р.-;ый вход элемента ИСКЛЮЧАIОЩЕЕ ИЛИ 5 ! 1, r:à»:;тором входе которого также лог:» r: скпй "0" с входа 17. Следовательно, гз выходе элемента ИСКЛ10ЧА10!ЦЕЕ KIH

1 — логический "0", который поступает на управляющий вход блока 3 инвертирования, Поэтому код второго операнда не инвертируется. Логический "0" с выхода элемента ИСКЛЮЧА10ЩЕЕ ИЛИ 11 поступает также на вход элемента И 7, на выходе которого формируется логический "0". С выхода элемента И 7 логический "0" поступает на вход переноса сумматора .1 и на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14. При этом на выходе 18 Зн.С результата устройства повторяет значение на входе 16

Зн.В, так как на входы элемента ИСКЛЮЧАIОЩЕЕ ИЛИ 13 поступают соответственно логической "0" с входа 17 и логический "0" или логическая "1" с входа

16 Зн,В ° Следовательно, Зн.С=Зн,В, Логический "0" с выхода элемента

ИСКЛIОЧАОЩЕЕ ИЛИ 11 поступает на инверсный вход элемента ЗАПРЕТ 9 и разрешает прохождение сигнала с выхода переноса сумматора 1 на выход 8, Б этом случае выход 8 может быть использован для отображения (n+1)-ro разряда при суммировании п-разрядных двоичных чисел, что исключает выдачу неправильного результата при сложении, Кроме этого, логический "0 с выхода элемента ИСКЛЮЧА!ОЩЕЕ ИЛИ 11 поступает на прямой вход элемента ЗАПРЕТ

10, вследствие чего на его выходе формируется логический "0", который поступает на управляющ»»й вход блока 5 инвертирования и запрещает инвертирование результата суммирования °

Таким образом, в случае выполнения операции алгебраического суммирования при совпадении знаков слагаемых код результата С представляет собой сумму прямых кодов операндов »» и В, Значение на выходе 18 повторяет значение на выходе 16, При Зн,А=Зн,В (+A) + (+В) = + (А+В); (-А) + (-В) = — (А+В), При разных Зн,А и Зн.В на входах элемента ИСКЛЮЧАКО1ЕЕ ИЛИ 12 присутствуют противополож»»ые сигналы, что вызывает появление на его выходе логической "1", Эта логическая "1" поступает на первый вход элемента ИСКЛ!ОЧАЮЩЕЕ

ИЛИ 11, на втором входе которого есть логический "0" с входа 17. При этом на выходе элемента ИСКЛЮЧАК»ДЕЕ

ИЛИ 11 формируется логическая "! ", которая поступает на управляющий вход блока 3 инвертирования, Поэтому на второй вход сумматора 1 поступает ин15!7024 вертираванный код операнда В, Если (А (> ) В1, то на выходе переноса сумматора 1 формируется сигнал в виде логической "I". Этот сигнал поступает на первый вход элемента И 7, прямой

5 вход элемента ЗАПРЕТ 9 и инверсный вход элемента ЗАПРЕТ 10, При этом логическая " 1", которая поступает на инверсный вход элемента ЗАПРЕТ 9 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, запрещает прохождение сигнала на выход 8 признака переполнения. В это же время на второй вход элемента И 7 поступает логическая "1" с выхода элемента ИСКПЮЧАКЦ)ЕЕ ИЛИ 11, которая разрешает прохождение логической

"I" на выход элемента И 7 и далее на вход переноса сумматора I, Таким образом, на первый вход сумматора 1 по- 20 ступает прямой код операнда А, на второй вход — инверсный код операнда

В а на вход переноса — логическая

"1", На выходе сумматора 1 формируется разность операндов А и В в прямом 25 коде, Присутствие логической "1" на инверсном входе элемента ЗАПРЕТ IO вызывает пояление логического "0" на его выходе, который поступает на управляющий вход блока 5 инвертирования,3p

В этом случае прямой код разности операндов А и В поступает с выхода сумматора I на выход 6 результата устройства, Знак результата устройства опре35 деляется состоянием сигналов на входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и 13, На первый вход элемента ИСКЛЮЧАКЩЕЕ

ИЛИ 14 с выхода элемента И 7 поступает логическая "I Ha второй вход

40 этого элемента поступает сигнал с выхода элемента ИСКЛЮЧАНМЦЕЕ ИЛИ 13, который повторяет сигнал на входе 16 так как на втором входе элемента ИСКЛЮЧАКЩЕЕ ИЛИ 13 присутствует логичес- 45 кий "0" с выхода 17 „Присутствие логической "1" на первом входе элемента

ИСКЛ)ОЧАЮЩЕЕ ИЛИ 14 вызывает инверсию сигнала с выхода элемента ИСКЛЮЧАКЩЕЕ

ИЛИ 13. Таким образом, на выходе 18 5р формируется инверсия сигнала с входа 16.

Следовательно, при (А1 ) 1Ь 1 и Зн,АФ Зн,В (-А) + (В) = — (А В) (A) + (-В) = — (А-В)

Если (А 1 С 1В1, то на выходе переноса сумматора 1 присутствует логический "0", а на выходе сумматора I формируется инверсный код разности операндов А и В, Логический "0" с выхода переноса сумматора 1 поступа.ет на первый вход элемента И 7, прямой вход элемента

ЗАПРЕТ 9 и инверсный вход элемента ЗАIIPET 10. В резулвтате этого на выходе 8 будет логический "0", а на выходе элемента И 7, а следовательно, и на входе переноса сумматора 1 также будет логический "0", При наличии логической "!" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 на прямом входе элемента ЗАПРЕТ 10 на его выходе формируется логическая "1", которая поступает на управляющий вход блока 5 инвертирования, При этом инверсный код разности операндов инвертируется блоком 5 инвертирования и на выходе 6 появляется прямой код разности операндов °

Присутствие логического "0" на первом входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

14 вызывает повторение сигнала с выхода элемента ИС)ПЮЧАОДЕЕ KIIH 13, который повторяет сигнал с выхода 16, так как на первом его входе присутствует логический "0" с входа 17, Таким образом, при)А I (! В I u

Зн,А Зн.B есть Зн.С=Зн,B и (-А) + (+В)= — (А-Ь) = + (В-А); (+А) + (-В)= + (А-В) = — (В-А), Пусть на входе 17 присутствует единичный сигнал, означающий, что устройство выполняет операцию алгебраического вычитания °

При одинаковых Зн,.", и Зн,В на входах элемента ИСКЛ)ОЧАЮЩЕЕ lIII I 2 присутствуют одновременно два логических

"0" или две логические "!". На выходе элемента ИСКПЮЧА!Д!!ЕЕ .!ЛИ 2 — логический 0", который поступает н» первый вход элемента ИСКЛ!ОЧА,ОЦЕЕ ИЛИ 1, на втором входе которого есть логическая

"1" с входа 17 устройства, Тогда на выходе элемента ИСКЛЮЧА!ОЩЕЕ ИЛИ !1 логическая "1", которая поступает на управляющий вход блока 3 инвертирования, вследствие чего код второго операнда В инвертнруется, Логическая "1" с выхода элемента ИСКЛЮЧАХ61ЕЕ ИЛИ 11 поступает на инверсный вход элемент», ЗАПРЕТ 9, поэтому на выходе 8 — логический "0", Если 1А 1 ) (В), та на выходе переноса сумматора 1 формируется ло. гическая "1", которая проходит через зле мент И 7 и поступает на вход переноса сумматора 1. При этом на выходе сумм»тора 1 будет прямой код разно<-ти one151 7024 рандов А и В ° В это же время на инверI сном входе элемента ЗАПРЕТ 10 присутствует логическая "1" с выхода переноса сумматора 1, вследствие чего íà его выходе будет логический "0". Этот логический "0" поступает на управляющий вход блока 5 инвертирования, который обеспечивает прямой код разности операндов А ц В на выходе 6. Знак резуль-!0 тата устройства при этом определяется состоянием сигналов на входах элемен-. тов ИСКЛ(ОЧАХЦЕЕ ИПИ 14 и 13. На первый вход элемента ИСКЛЮЧАПЦЕЕ ИПИ 14 поступает логическая "1 с выхода элемен>5

Ia И 7, л на второй вход поступает сиги,ыт с ныходл элемента ИСКЛ(ОЧА(ОЩЕЕ ИЛИ

13, т, е, инверсия значе>»1я 3», В, так клк н. первом нходе элемента ИСК(1(ОЧАЮ ЦЕЕ ИЛИ 13 присутствует логическая

"!" (входа 17, Присутствие логическоц "1" на »ерном входе элемента ИСIСI!О -(АЮШЕЕ ИЛИ 14 вызывает инверсию сиг,, »а с выхода элемента ИС1ЛОЧА!ОЩЕЕ

1(. (1(i 3, т, е, Зн. С=Зн,В, 25

1(сотому при I А I ) I В и Зн.А=Зн,В

1 + . (— (+В) = + (a-В);

1,-,) — (-"-) = — (А-В), i!I>1 I . I . I В I »л выходе сумматора 1 11(3..1 . . 1 ся ц>н>ерс«>ыи код раз >{0cти опе-30 ,,;.;;(>a А и В, а на выходе переноса сум..»т р;> формируется сигнал логическа0, Этот сигнал поступлет на перл>.:й1 1 ход элемента И 7 ц и»нер с»ый вход эл -.(е>. тл ЗА((РЕ Т 1 О, Нл прямом входе

:;1е (»1л ЗАПРЕТ 10 присутствует логи"!" с ныхспа элемента (СК.Ч(О IA(1!!Е, П((11, В результате «л выходе

>с«т; ЗАПРЕТ 0 формируется логичес"1", которля при поступ. дениц на уз(>;1 в(>я>о:ц1101 вход блока 5 ц»пер тцрует

",.:.(п; 0:1 код ("óì >àòoðà l, Б резу»bTB

1 >коде 6 будет прямой кад раз((C (t

:, е-.;. n;- рандов А и В, Логический с 1111;(»(л элсме«тл И 7 поступает «а перC . лл.: .-:э., э >еме»тл 1!СКЛ(ОЧА!ОЩЕЕ ИЛИ 14, »1.,..ром, г(ходе которого присутствует

:.. рл« -1»лче:»1е 3». В, »ocтупающе1>кoa 16. В этом случае на ныхо 8 — ц»перснае значе1»1е знака нто(. Го с>-ерл11дл, »осту»лющега на вход !!J т,е. 3».(.=3«,В, Следанлте»ьно, »Г« ! (- и 3«,А=З«,В,, +:,) —, +В) = —, А В) = — (В-А); (-;; — !, — ) = + (АВ) = + (ВA), ((р>1 р 1:»«:ч: ых З»,А и Зн,В на вы55

;; >де э»еме>Г> л 1(СКЛ>ОЧАЮЩЕЕ (U((12 фор((!(t. :1,>, (. . "с>1 11(>1 ич(сакля 1 > и 1 Выходе . 1 «-. л,((.",(.((Ю(IА(ОЯЕЕ ИДИ ! — логический "0"; который поступает на уп- равляющий вход блока 3 инвертирования, В этом случае на второй вход сумматора 1 поступает прямой код операнда В и на выходе сумматора 1 будет код суммы операндов А и В и сигнал с выхода переноса сумматора 1, При этом на инверсном входе элемента ЗАПРЕТ 9 есть логический "0", который разрешает про хождение сигнала с выхода переноса сумматора 1 на выход 8. Вместе с тем логический "0" с выхода элемента ИСКЛ(ОЧАЮЩЕЕ ИЛИ ll запрещает прохождение сигнала с выхода переноса сумматора 1 через элемент И 7 и формирует на его выходе логической "0", который поступает на вход переноса сумматора

1 и на первый нход элемента ИСКПЮЧАКЩЕЕ ИГИ 14, Наличие логического "0" на прямом входе элемента ЗАПРЕТ 10 с выхода элемента ИСКЛ(ОЧА(ОЩЕЕ ИЛИ 11 вызывает наличие логического "0" на его выходе и управляющем входе блока 5 инвертирования. В результате этого на выходе 6 будет »рямай код суммы операндов А и В, Чаличие логическог6 "0" на первом входе элемента ИСКПЮЧА(ЯЦЕЕ ИЛИ

14 повторяет íà его выходе сигнал, присутствующий на втором его входе, т, е, инверсное значение знака второго оперлнда на входе 16, так как Зн.C=

=Зн,В, Поэтому при Зн,АфЗн.В (+А) — (-В) = + (А+- ) (-А) — (+В) = — (А+В), При подаче на вход 16 инверсного значения Зн,В второго операнда это устройство ны»олняет операцию вычитания чисел с различными знаками в случае подачи на вход 17 логического "0" и операцию сложения чисел с рлзличными знаками в случае подачи нл вход, 17 логической "1".

Фар мул аизобретени я

Вычислительное устройство, содержащее сумматор, два блока инвертирования, элемент И, первый, нторой элементы ЗАПРЕТ, первый и второй элементы ((СКЛЮЧА(ЯЦГЕ Иг(И, причем первый информационный вход сумматора соединен с входом первого операнда устрой— ства, второй информационный нхад сумматора соединен с выходом »ерного блока инвертирования, и»формл»ионный вход которого »одк.(н(чен к входу второго операнда устрг йг ги,>»c рвый и

1517024

Составитель В,Березкин

Техред Л.Олийнык

Корректор М, Максимишинец

Редактор О,Юрковецкая

Заказ 6391/51 Тираж 668 Под пи с но е

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СГ Р

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарпп,1,1 1 второй входы первого элемента ИСКЛЮЧАИМЦЕЕ ИЛИ соединены соответственно с входами знаков первого и второго операндов устройства, выход суммы сумматора соединен с информационным вхо5 дом второго блока инвертирования, выход которого соединен с выходом результата устройства, выход переноса сумматора соединен с первым входом элемента И, с прямым входом первого элемента ЗАПРЕТ и с инверсным входом второго элемента ЗАПРЕТ, выход первого элемента ЗАПРЕТ соедйнен с выходом признака переполнения устройства, выход элемента И подключен к входу переноса сумматора, выход второго элемента ИСКЛЮЧАКИ ЕЕ ИЛИ соединен с выходом з нак а результата устройства, выход второго элемента ЗАПРЕТ соединен с управляющим 2О входом второго блока инвертирования, управляющий вход первого блока инвертирования соединен с инверсным входом первого элемента ЗАПРЕТ, вторым входом элемента И и прямым входом второго элемента ЗАПРЕТ, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения дополнительно к операции алгебраического суммирования операции алгебраического вычитания, в него введены третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых соединены с входом управления режимом устройства, выход первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ соединен с вторым входом третьего элемента ИСКЛЮЧАЮЩЕЕ AJIH, выход которого соединен с вторым входом элемента И, выход которого соединен с первым входом второго элемента ИСКПЮЧАКЩЕЕ ИЛИ, второй вход которого соединен с выходом четвертого элемента ИСКЕОЧАК2ЦЕЕ ИЛИ, второй вход которого соедйнен с вторым входом первого элемента ИСКПЮЧАКЦ1ЕЕ ИЛА .