Блок памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных узлов цифровых вычислительных машин. Целью изобретения является повышение достоверности функционирования блока памяти. Поставленная цель достигается за счет введения селекторов 4, 7, блоков сравнения 6,8, блока 9 анализа отказа, DV-триггера 5, что обеспечивает замену отказавшего разряда блока памяти и выработку сигнала об отказе. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„Л0„„1529290 (51)4 С» С

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР (21) 4301340/24-24 (22) 06.07.87 (46) 15. 12. 89. Бюл. Х - 46 (72) А. Н. Пархоменко, В.С. Харламов и В.В.Голубцов (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

У 1024989, кл, С » С 19/00.

Файзуллаев Б.Н, и др. Применение интегральных микросхем в электронной вычислительной технике: Справочник. M. Радио и связь, 1987, с. 46, рис. 3. 40. (54) БЛОК ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении универсальных узлов цифровых вычислительных машин, Целью изобретения является повышение достоверности функционирования блока памяти. Поставленная цель достигается,за счет введения селекторов 4, 7, блоков сравнения 6, 8, блока 9 анализа отказа, DV — триггера 5, что обеспечивает замену отказавшего разряда блока памяти и выработку сигнала об отказе. 2 ил.

1529290

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных узлов цифровых вычислительных машин.

Целью изобретения является повышение достоверности функционирования блока путем введения í его логическую структуру средств функционального контроля и восстановления работоспособностие

На фиг, 1 изображена схема блока памяти; иа фиг. 2 - DV-триггер и блок сравнения устройства, пример выполнения.

Блок памяти содержит DV-регистр 1, RS-триггер 2, элемент НЕ 3, первый селектор 4, DV òðèããåð 5, первый блок 6 сравнения, второй селектор 7, второй блок 8 сравнения, блок 9 анализа отказа, информационные входы 10 блока, входы режима 11, синхронизации 12, сброса 13, информационный выход 14 блока, выходы отказа 15 и частичного отказа 16 блока. 25

D -триггер и блок сравнения блока содержат (фиг, 2} D-триггер 17, RSтриггер 18, элементы НЕ 19 и 20, элемент И-НЕ 21, элементы НЕ 22 и 23, элемент И-ИЛИ-fIE 24.

Прямые и инверсные выходы D-триггера 17 и RS-триггера 18 являются входами элемента 24, выходы группы элементов i9-22, образующих временные àäåðæ,êè сигналов V и С, соединены с синхронизирующими входами элемента 24, выход "Отказ" которого соединен с входом этого же блока с целью фиксации информации от отказа.

Блок памяти работает в двух режимах: режиме записи информации и режиме хранения информации.

В режиме записи информации на входе 11 блока присутствует сигнал логического нуля, на входе 12 — импульс записи, а на D-входах 10 информация, которую необходимо записать в блок памяти.

Функционирование и контроль правильности срабатывания триггеров 17 и 18 производится следующим образом.

При появлении на синхровходе триггера 17 положительного фронта синхросигнала состояние его передается в элемент 24.

Контроль правильности срабатывания производится сигналом сравнения с ныхода элемента 24, который сформирован через время срабатывания элементов 19 — 21. При правильном срабатывании DV-триггера сигнал нОтказ на выходе блока сравнения сформиро-! ван не будет. В противном случае, т.е. при наличии неисправности в

DV- òðèããåðå, сработает первая или вторая группа входов элемента 24, на его выходе появится сигнал логической единицы, которая через пятую группу входов осуществит фиксацию сигнала "Отказ", обеспечивая устойчивое состояние логической единицы на его выходе.

Если запись информации н триггеры регистра 1 произведена правильно, то ни на одном из выходов блока 6 сравнения не появится сигнал логической единицы, сигнализирующий об отказе соответствующего триггера.

B этом случае будут открыты первые группы входов селектора 7, сигналы

Е на входах равны нулю. Следовательно, значения сигналов на прямых выходах триггеров регистра постуйят на соответствующие информационные выходы блока.

В случае отказа какого-либо триггера в регистре 1 на выходе блока 6 сравнения появляется единичный сигнал Отказ", который открывает вторую группу входов селектора 7 и, поступив также на селектор 4, откроет группу его информационных входов, подготавливая тем самым цепь записи информации отказавшего триггера регистра 1 в триггер 5. При этом обеспечивается автоматическое замещение отказавшего триггера регистра 1 на триггер 5, а на выходе 16 блока

9 анализа отказов появится сигнал

"Частичный отказ".

С выходов селектора 7 на выход блока поступит информация с регистра

1 без .отказавшего разряда (сигналы Е равны нулю) и триггера 5, заместившего отказавший разряд черЕз второй вход селектора 7 (сигнал Е данного разряда равен единице). В случае отказа более одного триггера блока ввиду отсутствия необходимого резерва формируется сигнал пОтказ на выходе 15, Контроль работоспособности триггера 5 осуществляется аналогично контролю разрядов регистра 1 с помощью блока 8 сравнения. В случае неисправности этого триггера блок

5 152 анализа отказа будет сигнализировать о частичном отказе блока.

Таким образом, за счет введения дополнительного триггера, а также селектора, блоков сравнения и блока анализа отказов с соответствующими связями обеспечивается замена отказавшего разряда блока памяти, что увеличивает достоверность функционирования блока °

Формула изобретения

Блок памяти, содержащий DV-регистр, элемент НЕ и RS-триггер, выход которого соединен с Ч-входом регистра, С-вход которого соединен с. R-входом

RS-триггера и выходом элемента НЕ, вход которого является синхровходом блока, S-вход RS-. òðèããåðà является входом режима блока, D-ýõîäû DV-регистра являются информационными входами блока, отличающийся тем, что, с целью повышения достоверности функционирования блока памяти, в него введены первый,и второй селекторы, первый и второй блоки сравнения, блок анализа отказа и DV-триг—

rep, D-вход которого соединен с первым входом второго блока сравнения и выходом первого селектора, информационные входы которого соединены с первым входом первого блока сравнения, с соответствующими информацион9290 6 ными D-входами DV-регистра, V-вход которого соединен с V-входом DV-rpt

25 сравнения соединен с входами выборки первого и второго селекторов и входом отказа блока анализа отказов, информационный вход которого соединен с выходом второго блока сравнения, выход второго селектора является информационным выходом блока памяти, первый и второй выходы блока анализа отказа являются соответственно выходами отказа и частичного отказа блока памяти.