Параллельный асинхронный регистр

 

Изобретение относится к вычислительной технике и может быть использовано для построения цифровых вычислительных машин. Цель изобретения - упрощение параллельного асинхронного регистра. Последний содержит ячейки памяти 1-3, каждая из которых состоит из инверторов 4,5 и элемента И-ИЛИ-НЕ 6, инвертор 7 и управляющий триггер 8, состоящий из элемента И-ИЛИ-НЕ 9 и инвертора 10. В каждой ячейке 1-3 выход инвертора 4 соединен с входом инвертора 5 и элемента 6, выход которого соединен с входом инвертора 4, а входыс входами элемента 9 и входом инвертора 7. Выходы инверторов 7, 10 соединены с входами элемента 9. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (so 4 С 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

IlPH ГКНТ СССР (21) 4396717/24-24 (22) 24,03.88 (46) 23.12.89. Бюл. Ф 47 (71) Ленинградский электротехнический институт им. В,И.Ульянова (Ленина) (72) В.И.Варшавский, Н.M.Êðàâ÷åíêî, В.Б.Мараховский и Б.С.Цирлин (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

В 583480, кл. С 11 С 19/00, 1977.

Авторское свидетельство СССР

Ф 1354249, кл. С 11 С 19/00, 1986. (54) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ РЕГИСТР (57) Изобретение относится к вычисли„„SU„„1531172 А1 тельной технике и может быть использовано для построения цифровых вычислительных машин. Цель изобретения упрощени параллельного асинхронного регистра. Последний содержит ячейки памяти 1-3, каждая из которых состоит из инверторов 4, 5 и элемента ИИЛИ-НЕ 6, инвертор 7 и управляющий триггер 8, состоящий из элемента И-ИЛИНЕ 9 и инвертора 10, В каждой ячейке

1-3 выход инвертора 4 соединен с входом инвертора 5 и элемента 6, выход которого соединен с входом инвертора

4, а входы — с входами элемента 9 и входом инвертора 7. Выходы инверторов

7, 10 соединены с входами элемента 9.

1 ил, 15 1117

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин.

Целью изобретения является упрощение параллельного асинхронного ре гистра °

На чертеже представлена схема регистра, 1О

Регистр содержит ячейки 1-3 памяти, каждая из которых состоит из первого

4 и второго 5 инверторов и элемента

И-ИЛИ-HE 6, дополнительный инвертор

7 и управляющий триггер 8, состоящий из элемента И-ИЛИ-НЕ 9 и инвертора

10.

На схеме показаны. также информационные входы 11 — 13 регистра, управляющий вход (разрешения приема) 14, управляющий выход (индикации приема)

15 и информационные выходы 16-18 регистра.

Параллельный асинхронный регистр работает следующим образом. 25

В начальном состоянии на управляющем входе 14 регистра имеется значение "0", в результате чего на выходе инвертора 7 и элементов 6 ячеек 1-3 имеется значение "1", а на выходе 30 инверторов 4 — значение "0". на выхоJ 11 l1 дах инверторов 5 — значение 1, на выходе элемента 9 управляющего триггера 8 — значение "0", а на выходе его инвертора 10, т ° е. на управляюII tI щем выходе 15 регистра — значение 1

После того, как на информационные входы 11-13 ячеек 1-3 памяти поступят однофазные сигналы, соответствующие значениям разрядов записываемого ко- 40 да, на управляющий вход 14 регистра подается значение "1". При этом на выходе элемента 6 ячеек 1-3 памяти устанавливается значение, противоположное значению на соответствующем 45 информационном входе 11-13, на выходе инвертора ячеек 1-3 памяти — соответствующее этому значению, а на выходе их инвертора 5 — противоположное значениею на соответствующем информационном входе 11 — 13 ° Кроме того, на выходе инвертора 7 устанавливается значение "О". В результате на выходе элемента 9 управляющего триггера 8 появляется значение "1", а на выходе

его инвертора 10, т.е, на управляющем выходе 15 регистра — значение

"0", что свидетельствует о заверше— нии переходных процессов при записи кода в регистр и установке парафазного кода на выходах инверторов 4 и 5 ячеек 1-3 памяти. Значение "О" на управляющем выходе 15 регистра делает нечувствительными ячейки 1-3 памяти и управляющий триггер 8 к изменению значений сигналов на информационных входах 11-13 (отсекает регистр от информационных входов). Очевидно, что после этого произвольным образом могут изменяться сигналы на информационных входах 11-13 ячеек 1-3 памяти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значения, соответствующие разрядам записываемого кода.

Перед новой записью кода регистр должен быть возвращен в исходное состояние, для чего подается значение "0" на его управляющий вход 14. Это вызывает появление значения "1" на выходе инвертора 7 и элементов 6 ячеек 1-3 памяти, затем — значения "0" на выходах инверторов 4 этих ячеек памяти и, наконец, — значения "1" на выходах их инверторов 5. В результате на выходе элемента 9 управляющего триггера 8 появляется значение "0", а на выходе его инвертора 10, т.е. на управляющем выходе 15 регистра — энаи 11 чение 1, что свидетельствует о завершении переходных процессов при возврате регистра в исходное состояние.

Следовательно, в предлагаемом регистре, также, как и в известном, при управлении процессом записи информации в регистр и его возвратом в исходное состояние с помощью сигнала на управляющем выходе 15 устраняется влияние разброса задержек логических элементов регистра на его работу.

Оценивая сложность параллельного асинхронного регистра суммарным числом входов и выходов его логических элементов, получают (8+14п), где п число ячеек памяти регистра. В известном регистре эта величина составляет (17+ 19n), т.е. имеет место упрощение регистра для л1обого и.

Формула и з о б р е т е н и я

Параллельный асинхронный регистр, содержащий и ячеек памяти, каждая иэ которых состоит из элемента И-ИЛИ-НЕ и двух инверторов, причем вход и

Составитель А.Дерюгин

Редактор И.Бланар Техред Л.Олийнык Корректор Н.Король

Заказ 7963/54 Тирах 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101

153117 выход первого инвертора соединены соответственно с выходом и первым входом первой группы элемента И-ИЛИ-НЕ, первый вход второй группы которого является соответствующим информацион5 ным входом регистра, а выходы элемента И-ИЛИ-НЕ и первого инвертора являются соответствующими информационными выходами регистра, дополнительный инвертор, вход которого соединен с вторыми входами вторых групп элементов И-ИЛИ-НЕ ячеек памяти и является управляющим входом регистра, и управляющий триггер, состоящий иэ инвертора и элемента И-ИЛИ-НЕ, выход и первые входы п групп которого соединены соответственно с входом и выходом инвертора управляющего триrrepа, а вторые входы и групп данного элемента Ю с соответствующими входами (и+1)-й группы данного элемента, о т л и— ч а ю шийся тем, что, с целью

6 упрощения регистра, в каядой ячейке . памяти второй вход первой группы элемента И-ИЛИ-НЕ соединен с вторым входом второй группы данного элемента, вход второго инвертора соединен с выходом первого инвертора, выход второго инвертора каждой ячейки памяти соединен с соответствующим входом (п+1)-й группы элемента И-ИЛИ-НЕ управляющего триггера, выход инвертора управляющего триггера соединен с третьими входами вторых групп элементов

И-ИЛИ-HE каждой ячейки памяти и с первым входом (n+2)-й группы элемента И-ИЛИ-НЕ управляющего триггера, второй вход которой соединен с (и+1)-м входом (n+1)-й группы данного элемента и с выходом дополнительного инвертора, а третьи входы и групп данного элемента соединены с первыми входами вторых групп элементов И-ИПИ-НЕ соответствующих ячеек памяти.