Преобразователь непозиционного кода в двоичный код

 

Изобретение относится к вычислительной технике, работающей в системе остаточных классов. Цель изобретения - повышение быстродействия преобразователя. Преобразователь содержит группу входных регистров 1, группу схем 2 сравнения с нулем, группу элементов И 3, группу триггеров 4, коммутатор 5, промежуточный регистр 6, накапливающий сумматор 7 по модулю, первый и второй элементы ИЛИ 8 и 9, формирователь 10 сигнала записи, группу информационных входов 11 преобразователя, вход 12 пуска преобразователя, тактовый вход 13 преобразователя, выход 14 преобразователя, группу входов 15 коэффициентов преобразователя, элемент 16 задержки. Группа входных регистров 1 и промежуточный регистр 6 являются сдвиговыми. Во входные регистры 1 заносятся остатки преобразуемого числа, после запуска преобразователя содержимое первого входного регистра 1 сдвигается в сторону "младших" разрядов. В промежуточный регистр 6 записывается значение ортогонального базиса, которое в каждом такте сдвигается на один разряд в сторону "старших" разрядов. Значение содержимого промежуточного регистра 6 поступает в сумматор 7, если значение "младшего" разряда входного регистра 1 равно единице. При нулевом значении "младшего" разряда входного регистра содержимое сумматора 7 по модулю не увеличивается. Процесс преобразования заканчивается после того, как содержимое всех входных регистров 1 обнулится. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (!9) (И) (53)5 Н 03 H 7/18

ОПИОАНИЕ ИЗОБРЕТЕНИЯ

Й A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧ1НРЦТИЯМ

ПРИ ГННТ СССР

1 (21) 4476025/24-24 (22) 25. 08. 88 (46) 15.07.90. Бюл. h» 26 (72) С.Н. Литвинов (53) 681 ° 3(088.8) (56) Авторское свидетельство СССР

h» 1236617, кл. Н 03 N 7/18, 1984.

Авторское свидетельство СССР

Р 1083179, кл. Н 03 М 7/18, 1982. (54) ПРЕОБРАЗОВАТЕЛЪ НЕПОЗИЦИОННОГО

КОДА В ДВОИЧНЫЙ КОД (57) Изобретение относится к вычислительной технике, работаюцей в системе остаточных классов. Цель изобретения— повьппение быстродействия преобразователя. Преобразователь содержит группу

; входных регистров 1, группу схем 2 сравнения с нулем, группу элементов

И 3 группу триггеров 4, коммутатор

5, промежуточный регистр 6, накапливаюший сумматор 7 по модулю, первый и второй элементы ИЛИ 8 и 9, формирователь 10 сигнала записи, группу информационных входов 11 преобразователя, вход 12 пуска преобразователя, 2 тактовьп вход 13 преобразователя, выход 14 преобразователя, группу входов

15 коэффициентов преобразователя, элемент 16 задержки. Группа входных регистров 1 и промежуточньпЪ регистр

6 являются сдвиговыми. Во входные регистры 1 заносятся .остатки преобразуемого числа, после запуска преобразователя содержимое первого входного регистра 1 сдвигается в сторону младших" разрядов. В промежуточный ре гистр 6 записывается значение ортогонального базиса, которое в каждом такте сдвигается на один разряд в сторону "старших" разрядов. Значение содержимого промежуточного регистра 6 поступает в сумматор 7, если значение @ младшего разряда входного регистра /фью

1 равно единице. При нулевом значении младшего разряда входного регистра С„ содержимое сумматора 7 по модулю не увеличивается. Процесс преобразования заканчивается после того, как содержимое всех входных регистров 1 обнулится 1 ил.

1578810

Изобретение относится к вычислительной технике и может быть использовано при построении устройств сопряжения с вычислительными устройствами, функционирующими в системе остаточных классов (СОК), а также в аппаратуре передачи данных, использующей коды

СОК.

Цель изобретения — повышение быстродействияa

На чертеже представлена схема предлагаемого преобразователя непозицион.ного кода в двоичный код.

Преобразователь содержит группу входных регистров 1, группу схем 2 сравнения .с нулем, группу элементов

И 3, группу триггеров 4, коммутатор

5, промежуточный регистр б, накапливающий сумматор 7 по модулю, первый и второй элементы ИЛИ. 8 и 9, формирователь 10 сигнала записи, группу информационных входов 11 преобразователя, вход 12 пуска преобразователя, тактовый вход 13 преобразователя, выход 14 преобразователя, группу входов 15 коэффициентов преобразователя и элемент

16 задержки.

Преобразователь работает следующим образом.

В качестве алгоритма функционироваЗО ния используется метод преобразования с помощью ортогональных базисов, согласно которому число Л, представленное остатками g,, ь,..., Ф„, в позиционной системе представляется как

A- 0 1 В 1 + 0 «1 В + ° ° ° + Ы. q B Z где  — ортогональные базисы СОК; и - количество оснований P СОК, 1 по которым представлено исходное число.

Запишем выражение (1) в виде

N ,.А =,0.а 2 В

1 ) Э (2)

11 1т 45 где m =11îg Р I - количество двоичных

-1 2 1 разрядов для представления исходного числа в СОК по основанию; ближайшее большее 50 целое; а = 0 1 — значение двоичного

Э разряда входных регистров.

Из выражения (2) видно, что преоб- 55 разователь реализует операцию последовательного суммирования произведений ортогональных базисов на веса соответствующих двоичных разрядов, представляющих вычеты исходного числа в

СОК. .Входные регистры 1 группы и промежуточный регистр Ь являются сдвиговыми, причем содержимое входных регистров 1 группы в каждом такте сдвигается в сторону "мпадших", а промежуточного регистра 6 — в сторону "старших" разрядов на один разряд.

В исходном состоянии сумматор 7 по модулю и промежуточньп регистр б о нулены, триггеры 4 установлены в нулевое состояние. Остатки a по входам 11 заносятся но входные регистры 1. Сдвиг информации и ее выдача со сторокы "младших" разрядов входных регистров 1 .группы разрешается только по поступлению импульсов на их управляющие в опт. Схемы 2 сравнения группы производят сравнение содержимого соответствующих входных регистров 1 группы с кулем и выдают сигнал при их обнулекии. Вследствие того,что все триггеры 4 установлены в нулевые состояния, нулевые потенциалы на их выходах, прикладываемые к управляющим входам схем 2 сравнения, запрещают появление Иа выходах сигналов сравнения с нулем, тем самым предотвращаются. ложные запуски триггеров 4 в случае равенства хотя бы одного из остатков нулю.

Лосде подготовки преобразователя к работе- на вход 1.2 поступает импульс запуска, который переводит триггер 4 в единичное состояние, разрешая тем самым сравнение содержимого регистра

1 с нулем. Если значение остатка по основанию Р равно нулю, то сразу же по приходу разрешающего сигнала с триггера 4 на выходе 2 появляется сиг-. нал, который сбрасывает триггер 4 в нулевое и переводит следующий триггер

4 в единичное состояние. Если значение первого остатка не равно нулю,то открывается элемент И 3 сигналом с триггера 4, и тактовые импульсы с входа 13 поступают на управляющий вход входного регистра 1 группы. Каждый тактовый импульс сдвигает содержимое входного регистра 1 на один разряд. Одновременно управляющий сигнал с триггера 4 поступает на первый вход коммутатора 5, который подключает к информационным входам промежуточного регистра 6 группу входов 15 коэффициентов. На эти входы подается значение л

55 обретения непозиционного косодержащий группу группу схем сраннеФормула из

Преобразователь да в двоичный код, входных регистров, 5 15788 соответствующего ортогонального базиса. Этот же .сигнал поступает на один из входов формирователя 10 сигнала записи, импульс с выхода которого разрешает запись ортогонального бази5 са в промежуточный регистр 6. Тактовые импульсы через второй элемент

ИЛИ 9 и элемент 16 задержки поступает также на управляющий вход промежуточ ного регистра 6, сдвигая его содержимое на один разряд, а так как операция равносильна умножению на два, то содержимое промежуточного регистра 6 в каждом такте умножается на два.(Раз- 15 рядность промежуточного регистра должна быть достаточна для записи максимального из произведений g В ). Эле-. мент 1б задержки осуществляет задержку сигнала сдвига, выдаваемого на 20 промежуточный регистр 6 на время записи содержимого промежуточного регистра 6 в сумматор 7 до его сдвига.

Импульсы с выхода младшего разряда входного регистра 1 через ИЛИ 8 поступают на управляющий вход сумматора

7 по модулю, при этом к содержимому сумматора 7 добавляется величина 2

i- <. 2 Â1 из промежуточного регистра 6, если значение "младшего разряда вход- 0 ного регистра равно единице. При нулевом значении "младшего" разряда входного регистра 1 содержимое сумматора

7 по модулю не увеличивается, Когда содержимое входного регистра 1 становится равным нулю, на выходе схемы 2 сравнения появляется импульс, который Устанавливает триггер 4 н нулевое состояние, запретив поступление тактовых импульсов через элемент И 3. Одновременно этот же импульс переводит следующий триггер 4 в единичное состо яние. 11ри этом коммутатор 5 подключает к информационным входам промежуточ-. ного регистра 6 вход 15 со значением

45 очередного ортогонального базиса, который записывается в промежуточный регистр 6 по сигналу с формирователя

i0 сигнала записи. Работа преобразователя продолжается до тех пор, пока не достигается нулевое состояние всех триггеров 4. На этом процесс преобразования прекращается и его результат поступает на выход 14 преобразователя.

10 6 ния с нулем, группу элементов И, группу триггеров, первый элемент ИЛИ, коммутатор и накапдивающий сумматор по модулю, причем выход накапливающе»

ro сумматора по модулю является выходом преобразователя, группа входов коэффициентов которого соединена с соответствующими информационными входами коммутатора, тактовый вход преобразователя соединен с первыми входами элементов И руппы, нторые входы которых соединены с выходами соответствующих триггеров группы и с соответствующими управляющими входами ком мутатора, группа информационных входов преобразователя соединена с. информационными входами входных регистров группы, выходы разрядон которых соединены с информационными входами соответствующих схем сравнения с нулем группы, выход j-й схемы сравнения с нулем группы (j = 1,2,...,n, где и число модулей входного кода) соединен с входом установки н "0" j-го и входом установки в "1" ()+1)-ro триггеров группы, вход установки в "1" первого триггера группы является входом пуска преобразователя, выход первого элемента ИЛИ соединен с входом разрешения сложения накапливающего сумматора по модулю, выходы триггеров группы соединены с входами разрешения соответствующих схем сравнения с нулем группы, 1 отличающийся тем, что, с целью повышения быстродействия, он содержит промежуточный регистр, второй элемент ИЛИ, элемент задержки и формирователь сигнала записи, причем выходы элементов И группы подключены к входам разрешения сдвига соответствующих входных регистров группы и к соответствующим входам второго элемента ИЛИ, ньгходы младших разрядов входных регистров группы подключены к соответствующим входам первого элемента ИЛИ, информационный вход промежуточного регистра соединен с выходом коммутатора, выходы разрядов промежуточного регистра соединены с входами разрядов входа слагаемого накапливающего сумматора по модулю, выход второго элемента ИЛИ через элемент з"держки соединен с входом разрешения сдвига промежуточного регистра, вход разрешения записи которого соединен с выходом формирователя сигнала записи, входы которого соединены с выходами соответстнуюцих триггеров группы.