Устройство для контроля памяти

 

Изобретение относится к вычислительной технике и может быть использовано для обеспечения контроля памяти в режиме считывания-модификации-записи при испытании запоминающих устройств. Цель изобретения - повышение достоверности контроля памяти за счет обеспечения дополнительных режимов контроля. Устройство содержит блок 1 формирования информационных последовательностей, блоки ЗАПРЕТ 2 и 14, мультиплексор 3, счетчики 4 и 8, блок 5 обнаружения ошибок, элемент И 6, элемент И-ИЛИ 9, триггер 7, ключ 10, блок 12 синхронизации, коммутатор 13, компаратор 15, формирователи 17 и 18. Устройство позволяет формировать следующие алгоритмы функционального контроля: адресный код, псевдослучайный циклический код, последовательная запись-считывание, марш, псевдослучайный циклический марш. 9 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю G 11 С 29/00

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4336134/24-24 (22) 03.12.87 (46) 23.08.90. Бюл. 31 (72) А.И.Козлов (53) 681.327(088.8) (56) Авторское свидетельство СССР

hh 1367045, кл. G 11 С 29/00, 1985.

Авторское свидетельство СССР

N 1513525, кл. 6 11 С 29/00, 1987. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для обеспечения контроля памяти в режиме считывания — модификации — записи при испытании запоминающих устройств. Цель

„„ Ы„„1587598 А1 изобретения — повышение достоверности контроля памяти за счет обеспечения дополнительных режимов контроля. Устройство содержит блок 1 формирования информационных последовательностей, блоки ЗАПРЕТ 2 и 14, мультиплексор 3, счетчики 4 и 8, блок 5 обнаружения ошибок, элемент И 6, элемент И-ИЛИ 9, триггер 7, ключ 10, блок 12 синхронизаций, коммутатор 13, компаратор 15, формирователи 17 и

18. Устройство позволяет формировать следующие алгоритмы функционального конт-роля: адресный код, псевдослучайный циклический код, последовательная записьсчитывание, марш, псевдослучайный цикли«еский марш. 9 ил.

1587598

Изобретение относится к вычислительной технике, в частности к контролю запоминающих устройств, и может быть использовано в серийном производстве и при испытании запоминающих устройств.

Цель изобретения — повышение достоверности контроля памяти за счет обеспечения дополнительных режимов контроля.

На фиг. 1 изображена структурная схема устройства для контроля памяти; на фиг.

2 — 5 — структурные схемы блока формирования информационных последовательностей (фиг. 2), блока синхронизации (фиг. 3), коммутатора (фиг. 4), формирователя (фиг. 5); на фиг. 6-9 — временные диаграммы работы устройства е рpеeж и мMа хx: псевдослучайный циклический код(фиг. 6), адресный код (фиг.

7), марш (фиг. 8) и псевдослучайный циклический марш (фиг, 9).

Устройство для контроля памяти (фиг. 1) содержит блок 1 формирования информационных. последовательностей, первый блок

ЗАПРЕТ 2, мультиплексор 3, первый счетчик

4, блок 5 обнаружения ошибок, элемент И 6, триггер 7, второй счетчик 8, элемент И-ИЛИ

9, ключ 10, состощий из ключевого элемента

111 и триггера 11, блок 12 синхронизации, коммутатор 13, второй блок ЗАПРЕТ 14, компаратор 15, состоящий из триггера 16 и аналогового компаратора 162 и формирователи 171-17з и 18, На фиг. 1 приняты следующие обозначения для входов устройства, УΠ— стробирующий, У1 и У2 — соответственно первый и второй входы задания режима работы устройства, входы УЗ-У6 объединены и названы первым установочным входом, У7 — вход реверса, У8 — второй вход ЗАПРЕТ, У9— управляющий вход, У10 — первый вход ЗАПРЕТ, У11 — вход "Выбор информационных последовательностей", У12 и У13 — соответственно второй и третий установочные входы, У14 — вход сброса, У15 — вход запуска.

Блок.1 формирования информационных последовательностей (фиг, 2) содержит сумматор 19 по модулю два, коммутаторы 20 по числу входов сумматора, формирователь 21 логического "0", формирователь 22 логической "1", регистр 23 сдвига и триггер 24.

Блок синхронизации (фиг, 3) содержит с первого по шестой элементы И 25 — 25в, элемент И вЂ” НЕ 26, первый элемент И 271, второй элемент И 27, первый элемент И-НЕ . 28, второй элемент И-НЕ 282, триггер 29, . первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 301 и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

302

Коммутатор 13 (фиг. 4) содержит первый элемент И-ИЛИ 311, и второй элемент ИИЛИ 3.12.

25 управляющие входы необходимо подать со30

40

5

В качестве компаратора 16 может быть использован триггер Шмитта.

Формирователь 17 (фиг. 5) Содержит первый элемент И-НЕ 321, второй элемент

И-НЕ 32, первый усилитель 331 напряжения, второй усилитель 332, первый ключ 34> и ВТороМ ключ 342.

Устройство работает следующим образом, К предварительно установленным в третье состояние формирователям 17 и 18 подключены входы блока контролируемой памяти (не показан), выходы которого подключены к компаратору 16г; счетчик 8 установлен в начальное состояние, с которого он начинает счет в процессе работы устройства, а когда достигает нулевого состояния, формирует на своем выходе сигнал переноса. Этот сигнал вместе с выходным сигналом блока 5 поступает на элемент И-ИЛИ 9, на выходе которого формируется уровень, запирающий ключ 10, и тем самым запрещающий дальнейшую работу устройства.

Перед началом работы устройства на ответствующие сигналы, которые устанавливают блоки устройства в требуемый режим, после этого на информационный вход триггера 112 подается уровень логической "1" и ключ 10, открываясь, разрешает поступление синхроимпульсов на блоки устройства, Вследствие этого блок 1, блок ЗАПРЕТ 2 и мультиплексор 3 формируют информационную последовательность, которая через формирователь 17 поступает на информационные входы контролируемой памяти, а также эталонную последовательность, с которой в блоке 5 сравниваются выходные данные, поступающие через компаратор 15 с выходов контролируемой памяти. Счетчик 4 сг.,вместно с коммутатором 13 и блоком ЗАПРЕТ 14 формирует адресную последовательность, поступающую на формирователь 18. Триггер: 7 формирует сигнал

"Запись-считывание", необходимый для работы устройства в режимах записи информации в контролируемую память, считывания данных из контролируемой памяти и сравнения их с эталоном, Блок 12 синхронизации вырабатывает служебные сигналы: разрешения записи и тактовый, а также импул ьсы синхронизации для блока 5, триггера 161, Формирователи 17 и 18 выполняют функцию сопряжения устройства с контролируемой памятью, формируя электрические сигналы в виде импульсов напряжения с заданной амплитудой и длительностью фронта и спада. Перед началом работы устройства формирователи 17 и 18 устанавливаются в третье состояние, после

1587598

20

40

50 этого к устройству подключается контролируемая память, формирователи 17 и 18 открываются, триггер 112 открывает ключ 10 и начинается работа устройства. Элемент И 6 служит для перевода в третье состояние и . 5 обратно формирователя 171. В процессе работы устройства данные с выхода контролируемой памяти поступают на компаратор

162, который производит аналоговое сравнение выходного сигнала с заданным порогом, результаты сравнения поступают на триггер 161 и запоминаются там, а сравнение с эталоном производится в следующем такте.

Режим формирования псевдослучайного циклического кода (фиг. 6) обеспечивается следующей начальной установкой входов управления устройства, обозначенных на фиг. 1 как УО...У15. УΠ— логический "0", У1— логическая "1", У2 — логический "О", У3— логическая "1", У4 — логическая "1", У5— логический "О", У6 — логическая "1", У7— логический "О", У8 — логический "О", У9— коммутирует на выход мультиплексора 3 импульсы синхронизации СО, У10 — логическая 25

"1", У11 — устанавливает параметры псевдослучайного циклического кода, У12 — логическая "1", У13 — логическая "1", У14— устанавливает начальное состояние счетчика 8, который определяет число циклов обращения к контролируемой памяти, У15— логический "О". Таким образом, ключ 10 закрыт, все блоки, входящие в состав устройства, находятся в исходном состоянии, формирователи 17 и 18 в третьем состоянии.

Далее к устройству подключается контролируемая память и на вход У подается логическая "1", в результате этого формирователи

17 и 18 открываются и на входы контролируемой памяти поступают сигналы, которые переводят ее в начальное состояние. На вход запуска устройства поступает логическая "1", которая переводит триггер 11 в состояние логической "1" и открывает ключ

10, в результате чего импульсы синхронизации поступают на блоки устройства, которое переходит в рабочий режим. В этом режиме устройство находится до тех пор, пока не произойдет одно из двух событий: либо счетчик 8 достигнет нуля и выдаст импульс переноса на первый вход элемента

И-ИЛИ 9, либо сработает блок 5 обнаружения ошибок и сформирует сигнал MER на второй вход элемента И-ИЛИ 9, Тогда элемент И-ИЛИ 9 закроет ключ 10 и работа устройства прекратится. На вход запуска устройства подается логический "0", триггер 11г переходит в состояние логического

"0", подтверждая запрет работы устройства, на нулевой синхронизирующий вход устройства подается логический "0", закрывая формирователи 17 и 18 и к устройству подключается следующий блок контролируемой памяти.

Режим формирования адресного кода (фиг.7) аналогичен режиму формирования псевдослучайного циклического кода, эа исключением того, что на входы У9 и У11 устройства подают параметры адресного кода, а на вход У10 подается логический "0", запрещающий работу первого блока ЗАПРЕТ.

Режим формирования кода марша имеет три фазы: фаза предварительной записи в контролируемую память логического "0", фаза считывания иэ каждого элемента памяти логического "О" и записи в этот элемент памяти логической "1" при изменении содержимого счетчика 4 от начального до конечного адреса и фаза считывания из каждого элемента памяти логической "1" и записи логического "0" в этот элемент памяти при изменении содержимого счетчика 4, начиная от конечного адреса и кончая в начальном (фиг. 8).

Псевдослучайный циклический марш выполняется за две фазы (фиг. 9). В первой фазе происходит запись в контролируемую память псевдослучайного циклического кода, а во второй — считывание из каждого элемента памяти контролируемой памяти и записи в него следующего члена псевдослучайного циклического кода, при этом адреса изменяются от нулевого до последнего.

Длительность второй фазы ограничивается длиной псевдослучайного циклического кода, Формула изобретения

Устройство для контроля памяти, содержащее блок формирования информационных последовательностей, первый блок

ЗАПРЕТ, мультиплексор, первый счетчик, блок обнаружения ошибок, элемент И и триггер, инвертирущий выход которого соединен с первым информационным входом первого блока ЗАПРЕТ, второй информационный вход которого соединен с выходом переноса первого счетчика, выходы переноса старших разрядов которого соединены с группой информационных входов мультиплексора, первый выход блока формирования информационных последовательностей соединен с первым информационным входом блока обнаружения ошибок, второй выход блока формирования информационных последовательностей сигналов является информационным выходом устройства, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности контроля памяти за счет обеспечения дополнительных режимов контроля, в него введены второй счетчик, 1587598 элемент И-ИЛИ, ключ, блок синхронизации, коммутатор, второй блок ЗАПРЕТ, компаратор, причем первый вход элемента И является стробирующим входом устройства, выход элемента И является выходом разрешения выдачи информационных последовательностей, вход синхронизации первого . триггера соединен с первым выходом коммутатора, второй выход которого соединен с входом синхронизации второго блока ЗАПРЕТ, выход переноса. первого счетчика соединен с первым информационным входом коммутатора, выход ключа соединен с первым информационным входом мультиплексора, вторым информационным входом коммутатора,.тактовым входом блока синхронизации, входами синхронизации второго счетчика и блока. формирования информационных последовательностей, третий информационный вход коммутатора соединен с инвертирующим выходом триг-. гера, первый и второй управляющие входы коммутаторов являются соответственно первым и вторым входами задания режима работы устройства, второй вход элемента И и вход разрешения записи блока синхронизации соединены и подключены к инвертирующему выходу триггера, первый и второй выходы блока синхронизации соединены соответственно с входами синхронизации блока обнаружения ошибок и компаратора, управляющий вход блока .синхронизации является первым установочным входом устройства; третий и четвертый выходы блока синхронизации являются соответственно выходом. разрешения записи и тактирующим выходом устройства, выходь: разрядов первого счетчика являются адресными выходами устройства, вход синхронизации первого счетчика соединен с выходом вто. рого блока ЗАПРЕТ, вход реверса первого счетчика является одноименным входом устройства, инвертирующий выход триггера

5 соединен с первым информационным входом второго блока ЗАПРЕТ, второй информационный вход которого соединен с выходом переноса второго счетчика и первым входом элемента И-ИЛИ,, управляющий

10 вход первого блока ЗАПРЕТ является первым входом ЗАПРЕТ устройства, второй информационный вход мультиплексора соединен с прямым выходом триггера, вход синхронизации первого блока ЗАПРЕТ сое15 динен с выходом мультиплексора, управляющий вход которого является одноименным входом устройства, выход первого блока ЗАПРЕТ соединен с установочным входом блока формирования информационных

20 последовательностей, управляющий вход второго блока ЗАПРЕТ является вторым входом ЗАПРЕТ устройства, вход "Выбор", информационных последовательностей блока формирования информационных по25 следовательностей является одноименным входом устройства, выход компаратора соединен с вторым информационным входом блока обнаружения ошибок, выход которого соединен с вторым входом элемента И30 ИЛИ, третий и четвертый входы которого являются соответственно вторым и третьим установочными входами устройства, вход компаратора является информационным входом устройстьа, выход элемента И-ИЛИ

35 соединен с первым управляющим входом ключа, второй управляющий вход которого . является входом запуска устройства, информационный вход ключа является входом синхронизации устройства.

1587598

1587598

Cd

RB

41

Ю

ЗО

1Ю

СУ

С1

С2

СЗ юг. 7

СО

iN

А0

Af

3

_#_

ИИ

Т, С1

Фиг. 8

1587598

CO

RD

Ag

А1

Э

CR

С1

С2

СЗ

Фиг. У

Составитель В У удаков

Техред М.Моргентал

Редактор Е.Папп

Корректор Н.Король

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Заказ 2425 Тираж 484 Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5