Устройство считывания информации для постоянного запоминающего устройства

 

союз соеетсних

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

И1)э 11 С 11/40

ГОсудАРстэенный кОмитет

По ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4454556/24 (22) 05.07.88 (46) 15.03.91. Бюл. Р 10 (72) В.П.Сидоренко, С.И.Яровой, А.А.Хоружий и С.В.Куриленко (53) 68 1.327.66 (088,8) (56) Патент EP 0.060.078, кл. С 11 С 17/00, опублик, 1982.

Electronics February 24, t983; р.р. 89-93. (54) УСТРОЙСТВО СЧИТЫВАНИЯ ИНФОРМАЦИИ

ДПЯ ПОСТОЯННОГО ЗАПОИИНА!ОЩЕГО УСТРОЙ.СТВА

Изобретение относится к вычислительной технике и может быть использовано в электрически программируемых постоянных запоминающих устройствах.

Целью изобретения является повышение быстродействия устройства счи— тывания.

На чертеже приведена электрическая схема устройства.

Устройство содержит блок 1 заряда, коммутатор 2, матричный накопитель 3, блок 4 смещения, формирователь 5 опорного напряжения, дифференцнальный усилитель 6, нагрузочный транзистор

7 блока 1, шину 8 питания устройства, вход 9 усилителя 6, ключевой транзистор 10 блока 1, вход 11 установки (фиксации) напряжения блока 1, ключевой транзистор 12 коммутатора 2,группа входов 13 выборки устройства, информационные входы 14 устройства, за„„SU„„1635212 А 1

2 (57) Изобретение относится к вычислительной технике и может быть использовано в электрически программируемых постоянных запоминающих устройствах. Целью изобретения является повышение быстродействия устройства считывания. Поставленная цель достигается за счет того, что устройство содержит группу блоков смещения и блок смещения формирователя опорного напряжения, каждый иэ которых состоит из нагрузочного и ключевого транзисторов. 1 ил.

1 поминающие транзисторы 15, 16 матричного накопителя 3, адресные входы

t7, 18 накопителя 3 н формирователя

5, шина 19 нулевого потенциала устройства, нагрузочный транзистор 20 блока 4 смешения, ключевой транзистор

2! блока 4 смещения, вход 22 выборки устройства, нагрузочные транзисторы

23-27 формирователя 5 опорного напряжения, вход 28 усилителя 6, первый 29 и второй 30 ключевые транзисторы формирователя 5 опорного напряжения, запоминающие транзисторы 3 1 и 32 формирователя 5 опорного напряжения, группу блоков 33 смещения.

Устройство считывания работает в двух режимах: считывания и хранения информации.

Для реализации режима считывания на вход 22 блока 4 подается нулевой потенциал, запирающий транзисто1635212 ры 21. При этом одновременно все выходы блоков 4 заряжаются до потенциала 1,0 В через соответствующий транзистор 20.

На вход 11 поступает потенциал

1,3 В, открывающий транзисторы 10 и

29. На вхоцы 17 и 13 подается потенциал, близкий к напряжению питания, открывающий транзистор 12 коммутатора 2.

Если выбранный транзистор 15 находится в закрытом состоянии, т.е. пороговое напряжение Чт 7,0 В, то напряжение, равное 5,0 В, поступающее на затвор этого транзистора, недостаточно для его отпирания. Вход 14 при этом начинает заряжаться через транзисторы 7 и 10 до напряжения

1,2 В, при котором транзистор 10 запирается, так как на затвор этого транзистора поступает потенциал 1,3 В.

При запиранни транзистор 10 отделяет большую нагрузочную емкость выходов блоков 4 от малой нагрузочкой емкости входа 9 дифференциального усилителя 6, В результате потенциал на входе 9 усилителя считывания, который повышается постепенно в соответствии с ростом потенциала на входе

14, при запирании транзистора 10 быстро нарастает до потенциала, равного

V -Чтц„ 11 = 4,5 В.

Если транзистор 15 находится в открытом состоянии (т,е. пороговое напряжение V (2,0 В), то потенциал на

35 входе 14 ограничивается напряжением

0,7 В, обусловленным токами через транзистор 7 и транзистор 20. При этОм на входе 9 схемы дифференциаль- 40 ного усилителя 6 формируется потенциал, равный 2,0 В. Ф

На вход 28 усилителя 6 подается опорное напряжение, создаваемое на стоке транзистора 29 формирователя 5 45 опорного напряжения током разряда через транзистор 32, находящийся в открытом состоянии, т.к. Эти транзисторы находятся только в состоянии с низким пороговым напряжением, т.е.

Ч (2,0 В.

50 г

Благодаря параллельному включению пяти транзисторов 23-27 в формирователе 5 опорного напряжения, идентичных транзистору 7, обеспечивается постоянная величина отношения токов считывания транзисторов 15, 31. При этом на входе 28 усилителя 6 считывания формируется опорное напряжение 3,5 В.

Дифференциальный усилитель 6 сравнивает потенциал на входе 9 с напряжением на входе 28. Если ток считывания транзистора 15 ниже ожидаемого, то и ток считывания транзистора 31 будет соответственно ниже, в результате чего изменится и ток срабатывания усилителя 6. Такая схема позволяет сохранить работоспособность при

l наличии технологических разбросов.

При переключении в режим хранения на входы 11, 13, 17 поступает нулевой потенциал, запирающий транзистор 10 и транзистор 12 коммутатора 2. На вход 22 подается потенциал, близкий к напряжению питания, открывающий транзистор 21 блока 4, обеспечивая нулевой потенциал на входах 14.

Преимущества устройства считывания состоят, во-.первых, в повышении быстродействия при использовании в ЗУ большой информационной емкости, во-вторых, в повышении надежности работы запоминающего устройства, обусловленной увеличением времени хранения информации запоминающих транзисторов накопителя в режиме хра- нения.

Формула изобретения

Устройство считывания информации для постоянного запоминающего устройства, содержащее блок заряда, вход установки напряжения которого является входом установки напряжения устройства, коммутатор, информационные входы которого являются информационными входами устройства, входы выборки коммутатора являются группой входов выборки устройства, выходы коммутатора соединены с информационными входами блока заряда, формирователь опорного напряжения, входы выборки которого являются входом выборки устройства, вход установки напряжения формирователя опорного напряжения соединен с входом установки напряжения блока заряда, дифференциальный усилитепь, первый и второй входы которого соединены соответственно с выходом блока заряда и выходом формирователя опорного напряжения, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, оно

Составитель Б. Венков

Редактор М,Циткина Техред М.Дидык Корректор М.Максимишинец

Заказ 758 Тираж 349 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

5 16352 содержит группу блоков смещения и блок смещения формирователя опорного напряжения, каждый иэ которых состоит из нагруэочного и ключевого транзис5 торов, затвор, сток, исток нагрузочного и исток ключевого транзисторов соединены соответственно с шиной нулевого потенциала устройства, шиной питания устройства, стоком ключевого транзистора и шиной нулевого потенциала устройства, затвор ключевого транзистора блока смещения формирователя опорного напряжения является

12 6 входом разрешения выборки устройства, затворы ключевых транзис торов блоков смещения обьединены и соединены с затвором ключевого транзистора блока смещения формирователя опорного напряжения, стоки ключевых транзисторов группы блоков смещения и сток ключевого транзистора блока смещения формирователя опорного напряжения соединены соответственно с информационными входами коммутатора и информационным входом формирователя опорного напряжения.