Устройство задержки на приборах с зарядовой связью

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

s G 11 С 27/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

K A8TOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4494417/24

{22) 14.07.88

{46) 15.04.91. Бюл. № 14

{72) А.В.Коротков и Б.Э,Симкин (53) 681.327,66 (088.8) (56) Ерофеев Ю.Н. Импульсная техника.—

М.: Высшая школа, 1984 с. 230.

iEEE Trans on Consumer Electronics

v. СŠ— 29. 1983, ¹ 3, р. 242 — 248. (54) УСТРОЙСТВО ЗАДЕРЖКИ НА ПРИБОРАХ С ЗАРЯДОВОЙ СВЯЗЬЮ

„„ЯЛ „„ 1642528 А1 (57) Изобретение относится к вычислительной технике и может быть использовано э устройствах кадровой памяти для телевизионной аппаратуры. Целью изобретения является расширение диапазона регулировки тактов задержки устройства. Поставленная цель достигается введением первого и второго коммутационных полей, С помощью полей 10 осуществляется точная регулировка задержки, а то время как грубая регулировка осуществляется с помощью коммутационного поля 9, 3 ил.

1642528

10

50

Изобретение относится к вычислительной технике и средствам связи и может быть использовано. в частности, в устройствах кадровой памяти для телевизионной аппаратуры.

Целью изобретения является расширение диапазона регулировки тактов задержки устройства.

На фиг, 1а приведена функциональная схема устройства задержки на приборах с зарядовой связью (ПЗС); на фиг, 1 б — схема тактирования параллельных ПЗС регистров; на фиг. 2 и 3 — временные диаграммы тактовых импульсов, Устройство содержит преобразователь

1 напряжение — зарядовый пакет, усилитель

2 считывания, параллельные регистры 3 с п-фазной системой тактирования, последовательно-параллельный регистр 4, входной затвор 5, параллельно-последовательный регистр 6, выходной затвор 7, формирователь 8 п фаз сигналов управления и коммутационные поля 9, 10.

Устройство задержки на ПЗС, как и прототип, имеет последовательно-параллельно-последовательную организацию и работает следующим образом.

Входной аналоговый сигнал преобразуется преобразователем 1 в зарядовые пакеты, величина которых пропорциональна входному напряжению. Зарядовые пакеты с выхода преобразователя 1 поступает на вход регистра 4, который представляет собой последовательный регистр сдвига на

ПЗС, и продвигаются по ячейкам данного регистра и помощью тактовых импульсов (схемы тактирования регистров 4 и 6 на фиг. 1 не показаны). Число m ячеек памяти в сдвиговых регистрах 4 и 6 равно числу параллельных регистров 3, и после продвижения первого зарядового пакета в регистре 4 на

m позиций происходит параллельный сдвиг зарядовых пакетов из ячеек регистра 4 в параллельные регистры 3 путем приложения разрешающего потенциала на входной затвор 5. Далее зарядовые пакеты продвигаются по ячейкам регистров 3 с тактовой частотой в враз меньшей, чем в регистрах

4, 6, и из последних ячеек регистров 3 параллельно сдвигаются в ячейки памяти регистра 6, откуда последовательно передаются к усилителю 2 считывания и на выход устройства. В предложенном устройстве, как и в прототипе, используется п-фазная система тактирования параллельных регистров 3, что позволяет получить высокую плотность хранения зарядовых пакетов, а именно; под каждымип затворами в регистре 3 можно хранить (и — 1) зарядовый пакет. Для этого в примере реализации схемы тактирования, показанном на фиг. 16, где п = 6, нужно подать на 6 затворов каждой иэ М групп затворов (на фиг, 1б M = 15) тактовые импульсы согласно временной диаграмме на фиг. 2а, причем на шестой затвор в каждой иэ M групп подается левый из двух показанных пунктиров импульсов, т.е. первый, второй, „. пятый выходы коммутационного поля

9 должны быть соединены соответственно с первым, вторым, ... пятым его входами, а все выходы коммутационного поля 10 должны быть подкл ючен ы к его шестому входу. В этом случае задержка продвижения зарядового пакета в регистре 3 составляет (n — 1) M=

= 75 тактов, где такт — период повторения тактовых импульсов на затворах регистра 3.

Однако в отличие от прототипа в предложенном за Счет введения коммутационных полей 9 и 10 задержку продвижения зарядовых пакетов в регистрах 3 можно регулировать от максимально возможной, составляющей (n — 1) М тактов, до минимальной, равной M тактов, с шагом в 1 такт. При подаче на шестой затвор любой иэ М групп затворов первого из двух показанных на фиг. 2 импульсов достигается уменьшение задержки продвижения зарядового пакета в этих группах на 1 такт. Например, для уменьшения задержки в регистре на фиг, 1б с 75 тактов до 61 на выходы коммутационного поля 10 нужно подать импульсы, как показано на фиг. 3, Таким образом, с помощью коммутационного поля 10 осуществляется точная регулировка задержки, в то время как грубая регулировка достигается с помощью коммутационного поля 9. Так, при временной диаграмме на выходах коммутационного поля 9, показанной на фиг, 2б, задержка может регулироватьс от 60 до 45 тактов, при диаграмме по фиг. 2в — от 45 до

30 тактов и по фиг. 2 г — от 30 до 15 тактов.

Таким образом, введение в предложенное устройство коммутационных полей 9 и

10 позволяет получить широкий диапазон регулировки тактов задержки в устройстве.

Формула изобретения

Устройство задержки на приборах с зарядовой связью, содержащее входной преобразователь напряжение — зарядовый пакет, вход которого является информационным входом устройства, а выход соединен с входом последовательно-параллельного регистра, параллельные регистры с и-фазной системой тактирования, каждый из которых содержит М групп по и затворов в группе, первые, вторые,... (n — 1)-е затворы в каждой группе соединены между собой, входы и выходы параллельных

ПЗС регистров подключены к ячейкам соответственно последовательно-параллельно1642528

t

Е

Е

Е

t

1

Е

ro и параллельно-последовательного регистров через входной и выходной затворы, выход параллельно-последовательного регистра соединен с входом усилителя считывания. выход которого является выходом устройства, формирователь и фаз сигналов управления, отл ича ю щееся тем,что, с целью расширения диапазона регулировки тактов задержки устройства, в него введены первое и второе коммутационные. поля, и входов которых подключены к соотЬl,гс7д ком 9УО 1

2 з сс

Юы.годком. 10k"= с

U дьиод,юм. У ¹ f

5

Зыюдмжй7 Пi дыг. юи5 ¹ f

2.5 ф

Зыг.юм. 10 A с

8 .каяУ ¹ f

3

5

Выг. конг. 10 Иi ветствующим и выходам формирователя и фаз сигналов управления, n— - 1 выходов первого коммутационного поля подключены к соответствующим и-1 затворам в каждой из

5 групп затворов параллельных регистров с и-фазной системой тактировэния, начиная с первого затвора в группе, последние затворы в l-й группе затворов, где I - 1, ..., М, подключены к выходу второго коммутацион-, 10 ного поля с номером ent(togzi)+ 1, где ent— целая часть числа, 1642528

Вы.год юммучжиуи УNf

N2

lI yi диод юммужло Ю 4 - 1

®2

Составитель Н. Дикарев

Редактор А. Маковская Техред М,Моргентал Корректор Н. Король

Заказ 1151 Тираж 348 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гага рина, 101

Устройство задержки на приборах с зарядовой связью Устройство задержки на приборах с зарядовой связью Устройство задержки на приборах с зарядовой связью Устройство задержки на приборах с зарядовой связью 

 

Похожие патенты:

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для последовательного выделения нулей из двоичного кода, и может быть использовано в запоминающих устройствах с ассоциативной выборкой

Резервированный сдвиговый регистр1изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.с целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки. каждая ячейка содержит трехпороговый и однопороговый логические элементы, имеющие общий входной диодно-резисторный линейный сумматор, выходы которых объединены, через схему «и» соединены с двумя управляющими входами ячейки и подключены к двум входам линейного сумматора.на фиг. 1 дана структурная схема резервированного сдвигового регистра; на фиг. 2 — принципиальная схема элементарной ячейки.резервированный сдвиговый регистр содержит три канала. первый канал включает ячейки 1 и 2, второй — ячейки 3 и 4, третий — ячейки 5 и 6. первый, второй и третий каналы 5 содержат по три управляющие щины 7—9, 10—12 и 13—15 соответственно. на шины первого, второго и третьего каналов соответственно подаются управляющие сигналы л№, 5 // 423175
Изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.Известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».Однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.С целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки

Изобретение относится к автоматике и контрольно-измерительной технике и может быть использовано для регистрации однократных аналоговых процессов, в особенности в системах измерения механических и акустических импульсных процессов

Изобретение относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике. Технический результат заключается в обеспечении в среде интегральной полупроводниковой электроники устройств на основе симметричной троичной системы с цифрами +1, 0 и -1. Технический результат достигается за счет включения в троичного реверсивного регистра сдвига, который содержит троичные дешифраторы 1×3, троичные мультиплексоры, троичные D-триггеры и два пороговых элемента троичной логики. 2 ил., 3 табл.
Наверх