Устройство сравнения двоичных чисел

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является обеспечение формирования признаков соотношений X>Y и X=Y. Устройство содержит два D-триггера, три элемента «Запрет» и два элемента «Исключающее ИЛИ». 2 ил., 2 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны устройства сравнения двоичных чисел (см., например, третий снизу рис. в табл. 3.5 на стр. 103 в книге Справочник по цифровой вычислительной технике. Малиновский Б.Н., Александров В.Я., Боюн В.П. и др. / Под ред. Б.Н. Малиновского. Киев: Техника, 1974 г.), формирующие признак соотношения х21, где х12∈{0,1} - одноразрядные двоичные числа, задаваемые двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств сравнения двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается сравнение n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство сравнения двоичных чисел (патент РФ 2330322, кл. G06F 7/00, 2008 г.), которое содержит элемент «Запрет», D-триггер и формирует признак соотношения X>Y, где X, Y - n-разрядные двоичные числа, задаваемые двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется формирование признака соотношения X=Y, где X, Y - n-разрядные двоичные числа, задаваемые двоичными сигналами.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования признаков соотношений X>Y и X=Y, где X, Y есть n-разрядные двоичные числа, задаваемые двоичными сигналами.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве сравнения двоичных чисел, содержащем элемент «Запрет» и D-триггер, особенность заключается в том, что в него дополнительно введены два элемента «Запрет», D-триггер и два элемента «Исключающее ИЛИ», причем инвертирующий, неинвертирующий входы j-го элемента «Запрет» и первый, второй входы второго элемента «Исключающее ИЛИ» соединены соответственно с выходом первого элемента «Исключающее ИЛИ», неинвертирующим выходом (j-1)-го D-триггера и выходами первого, второго элементов «Запрет», а объединенные вход данных первого D-триггера, выход второго элемента «Исключающее ИЛИ» и объединенные вход данных второго D-триггера, выход третьего элемента «Запрет» образуют соответственно первый и второй выходы устройства сравнения двоичных чисел, первый, второй информационные и первый, второй управляющие входы которого подключены соответственно к объединенным неинвертирующему входу первого элемента «Запрет», второму входу первого элемента «Исключающее ИЛИ», объединенным инвертирующему входу первого элемента «Запрет», первому входу первого элемента «Исключающее ИЛИ» и объединенным входу сброса первого D-триггера, входу установки второго D-триггера, объединенным тактовым входам первого, второго D-триггеров.

На фиг. 1 и фиг. 2 представлены соответственно схема предлагаемого устройства сравнения двоичных чисел и временные диаграммы, поясняющие принцип его работы.

Устройство сравнения двоичных чисел содержит D-триггеры 11, 12, элементы «Запрет» 21, 22, 23 и элементы «Исключающее ИЛИ» 31, 32, причем инвертирующий, неинвертирующий входы элемента 2j и первый, второй входы элемента 32 соединены соответственно с выходом элемента 31, неинвертирующим выходом D-триггера 1j-1 и выходами элементов 21, 22, а объединенные вход данных D-триггера 11, выход элемента 32 и объединенные вход данных D-триггера 12, выход элемента 23 образуют соответственно первый и второй выходы устройства сравнения двоичных чисел, первый, второй информационные и первый, второй управляющие входы которого подключены соответственно к объединенным неинвертирующему входу элемента 21, второму входу элемента 31, объединенным инвертирующему входу элемента 21, первому входу элемента 31 и объединенным входу сброса D-триггера 11, входу установки D-триггера 12, объединенным тактовым входам D-триггеров 11, 12.

Работа предлагаемого устройства сравнения двоичных чисел осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы ƒ1, ƒ2∈{0,1} (фиг. 2), причем период Т сигнала ƒ2 должен удовлетворять условию Т>Δt, где Δt=max(τТр, τИск.ИЛИ)+τ3апретИск.ИЛИ, а τТр и τ3апрет, τИск.ИЛИ есть длительности задержек, вносимых D-триггером и элементами «Запрет», «Исключающее ИЛИ». Синхронно с передним фронтом импульса сигнала ƒ1, передними фронтами первого, …, (n-1)-го импульсов сигнала ƒ2 на первый и второй информационные входы предлагаемого устройства последовательно подаются двоичные сигналы x1, …, xn∈{0,1} и y1, …, yn∈{0,1} соответственно (фиг. 2), которые задают подлежащие сравнению n-разрядные двоичные числа X и Y (хn, yn задают значения старших, а x1, y1 - младших разрядов). Тогда сигналы на первом, втором выходах предлагаемого устройства будут определяться рекуррентными выражениями

где есть номер момента времени ti (фиг. 2); z0=0; q0=1. В представленных ниже таблицах приведены значения реализуемых выражениями (1) функций на всех возможных наборах значений их аргументов.

Анализ данных, приведенных в таблицах, позволяет заключить, что: 1) если xi<yi или xi=yi и zi-1=0, то zi=0; 2) если хi>yi или xi=yi и zi-1=1, то zi=1; 3) если qi-1=0 или qi-1=1 и хi≠yi, то qi=0; 4) если qi-1=1 и xi=yi, то qi=1. Таким образом, при i=n на первом, втором выходах предлагаемого устройства получим

, .

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство сравнения двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает формирование признаков соотношений X>Y и X=Y, где X, Y есть n-разрядные двоичные числа, задаваемые двоичными сигналами.

Устройство сравнения двоичных чисел, содержащее элемент «Запрет» и D-триггер, отличающееся тем, что в него дополнительно введены два элемента «Запрет», D-триггер и два элемента «Исключающее ИЛИ», причем инвертирующий, неинвертирующий входы j-го () элемента «Запрет» и первый, второй входы второго элемента «Исключающее ИЛИ» соединены соответственно с выходом первого элемента «Исключающее ИЛИ», неинвертирующим выходом (j-1)-го D-триггера и выходами первого, второго элементов «Запрет», а объединенные вход данных первого D-триггера, выход второго элемента «Исключающее ИЛИ» и объединенные вход данных второго D-триггера, выход третьего элемента «Запрет» образуют соответственно первый и второй выходы устройства сравнения двоичных чисел, первый, второй информационные и первый, второй управляющие входы которого подключены соответственно к объединенным неинвертирующему входу первого элемента «Запрет», второму входу первого элемента «Исключающее ИЛИ», объединенным инвертирующему входу первого элемента «Запрет», первому входу первого элемента «Исключающее ИЛИ» и объединенным входу сброса первого D-триггера, входу установки второго D-триггера, объединенным тактовым входам первого, второго D-триггеров.



 

Похожие патенты:

Изобретение относится к области обработки данных и позволяет обеспечить непрерывный контроль работоспособности систем электроснабжения автономных объектов. Адаптивная система электроснабжения автономного объекта содержит датчики состояния объекта 1j (j=1, … n), первые элементы И 2j (j=1, … n), вторые элементы И 3j (j=1, …n), третьи элементы И 4j (j=1, … n), первый элемент ИЛИ 5, второй элемент ИЛИ 6, третий элемент ИЛИ 7, первый счетчик 8, второй счетчик 9, третий счетчик 10, первый блок умножения 11, второй блок умножения 12, третий блок умножения 13, первый регистр 14, второй регистр 15, третий регистр 16, сумматор 17, первую схему сравнения 18, четвертый регистр 19, генератор тактовых импульсов 20, пятый регистр 21, четвертый элемент И 22, вторую схему сравнения 23, четвертый элемент ИЛИ 24, четвертый счетчик 25, дешифратор 26, первый элемент задержки 27, второй элемент задержки 28, третий элемент задержки 29.

Группа изобретений относится к устройствам отображения и раскрывает схему управления затвором и регистр сдвига. Техническим результатом является реализация схемы управления приводом затвора в соответствии с технологией CMOS и снижение потребляемой мощности.

Изобретение относится к области вычислительной техники. Технический результат заключается в повышении надежности работы устройства для моделирования процесса выбора товара.

Изобретение относится к области технологий для жидкокристаллических дисплеев. Технический результат заключается в обеспечении использования одного типа устройств тонкопленочных транзисторов за счет использования схемы возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора.

Изобретение относится к микро- и наноэлектронике, а именно к полупроводниковым прибором, в частности к конструкции логического вентиля, реализующего операцию конъюнкции, и может быть использовано при создании цифровых интегральных схем с элементами субмикронных и нанометровых размеров.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах, устройствах передачи информации и системах связи.

Изобретение относится к области вычислительной техники и может быть использовано для реализации логических устройств на КМДП транзисторах. Технический результат заключается в упрощении устройства.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в обеспечение реализации для любого количества аргументов булевых функций вида X1~…~Xn, X1⊕…⊕Xn, симметричных булевых функций с прямым и инверсным вхождением аргументов в конъюнкцию.

Изобретение относится к способам испытаний информационно-управляющих систем (ИУС), которые должны формировать необходимые управляющие команды в зависимости от условий обстановки, которые определяются поступающими на вход ИУС информационными сигналами, путем формирования и использования необходимых и достаточных испытательных тестов, сформированных по результатам математического планирования эксперимента.

Изобретение относится к области информационно-вычислительных сетей и может быть использовано при проектировании сетей связи следующего поколения (NGN). Технический результат заключается в повышении производительности информационно-вычислительных сетей и в увеличении скорости передачи в каналах связи путем преобразования входного потока информационно-вычислительных сетей с произвольным законом распределения интервалов времени между пакетами в заданный закон распределения, в частности в пуассоновский.

Устройство относится к вычислительной технике, предназначено для реализации простых симметричных булевых функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительной технике и может быть использовано как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат.

Изобретение относится к вычислительной технике и может быть использовано в цифровых компараторах, ассоциативных процессорах и машинах баз данных. Техническим результатом является упрощение распознавания отношений А>В, А=В, А<В, где А, В есть четырехразрядные двоичные числа, и уменьшение количества элементов аппаратурного состава.

Изобретение относится к области вычислительной техники и может быть использовано для селекции большего из n-разрядных двоичных чисел. Техническим результатом является обеспечение обработки трех n-разрядных двоичных чисел.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является обеспечение реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

Изобретение относится к области вычислительной техники и может быть использовано для выполнения селекции и идентификации меньшего, либо селекции и идентификации большего, либо селекции произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных комбинационных и вычислительных устройств, систем цифровой обработки информации, в первую очередь - в качестве элементов первого каскада дерева Уоллеса умножителей.

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в самосинхронных схемах. Технический результат изобретения заключается в обеспечении возможности использования устройства в самосинхронных схемах, в которых необходима реализация фазы гашения помимо рабочей фазы.

Изобретение относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначено для создания устройств троичной арифметики.

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания цифровых устройств троичной логики.
Изобретение относится к области организации обучения в образовательных учреждениях. Технический результат заключается в расширении арсенала технических средств.
Наверх