Накопитель информации

Авторы патента:

G11C19 - Цифровые запоминающие устройства со ступенчатым движением информации, например сдвиговые регистры (счетные цепи H03K 23/00)

ii A Н И Е" (»427377

СПИ

ИЗОБРЕТЕНИЯ

Союз Советсиии

Социалистических

Респубпик

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельствавЂ” (22) Заявлено 27,04.71 (21) 1648834/18-24 с присоединением заявки ¹â€” (32) ПриоритетвЂ”

Опубликовано 05.05.74. Бюллетень ¹ 17

Дата опубликования описания 10.12.74 (51) М. Кл, О 11с 9/00

Государственный комитет

Совета Министров СССР оо делам изооретеиий и открытий (53) УДК 681.327.6 (088.8) (72) Авторы изобретения

А. Э. Машкович, Л. Я, Минаков и Ю. С. Брус (71) Заявитель (54) НАКОП ИТЕЛ Ь И Н ФОРМАЦИИ

Изобретение относится к области заломи.н ающих устройств.

Известны накопители информации, содержащие оперативные и промежуточные запоминающие устройства ЗУ, схему сравнения, регистр, счетчик адреса, схемы «И» и «ИЛИ».

Недостатками таких накопителей информации является невысокая оперативность обмена вЂ” одновременного приема и передачи информации вЂ” при работе с относительно медленно действующими каналами ввода и вывода, а также невозможность независимого ввода и вывода информации, что затрудняет использование их в системах сброса и обработки информации в реальном масштабе времени.

Целью изобретения является расширение функциональных возможностей накопителя, а именно возможность независимого ввода и вывода информации, Предлагаемый накопитель информации отличается от известных тем, что в нем входы регистра подключены к выходам схемы «И» первой группы, одни входы которых соединены с выходами регистра адреса ОЗУ, а другие вЂ” с выходом схемы сравнения. Вход счетчика адреса подключен к счетному входу регистра адреса, а выходы регистра и счетчика через схемы «И» второй и третьей групп, управляющие входы которых связаны с управляющей шиной накопителя и выходом одпого из промежуточных ЗУ, соединены со входом схем «ИЛИ», выходы которых подключены ко входам регистра адреса.

Это позволяет совместить во времени относительно медленные процессы ввода информации из внешнего канала и вывода информации во внешний канал. При этом обеспечивается длительное хранение введенного сообщения, обращение к хранимой в накопителе информации осуществляется по ассоциативному признаку и обеспечивается приоритет канала ввода сообще III пад каналом вывода.

Электрическая структурная схема накопителя информации приведена на чертеже.

Накопитель содержит ОЗУ 1, включающее регистр адреса 2 и регистр числа 8, промежуточные ЗУ 4 и 5, схему сравнения б, регистр

7, счетчик адреса 8, схемы «И» 9, 10, 11 первой, второй и третьей групп соответственно, схемы «ИЛИ» «12», генератор импульсов И, схему «И» 14, триггер 15, управляющую шину 1б накопителя и выходную шину 17.

Входы регистра 7 соединены с выходами схем «И» 9, одни входы которых соединены с выходами регистра адреса 2 ОЗУ 1, а другие вЂ” с выходом схемы сравнения б.

Вход счетчика 8 соединен со счетным вхозо дом регистра адреса 2 и через схему «И»

427377

14, управляемую трцггером 15, с выходом генератора импульсов 18.

Выходы регистра 7 и счетчика 8 через схемы «И» 10,и 11 и схемы «ИЛИ» 12 соединены с одноименными входами регистра адреса 2.

Управляющие входы схем «И» 10 и 11 связаны с шиной 1б, а входы схем «И» 10 вЂ” с выходом ЗУ 4.

Входы схемы сравнения б соединены с выходами ЗУ 4 и 5, служащих соответственно для приема и выдачи информации.

Накопитель информации работает следующим образом.

В исходном состоянии импульс с выхода генератора 18 через схему «И» 14 поступает на счетный вход регистра адреса 2 ОЗУ 1 и на вход счетчика 8.

Каждый раз после поступления очередного импульса на счетный вход регистра адреса

2 содержимое ячейки ОЗУ 1, определяемое текущим состоянием регистра адреса 2, переписывается в ЗУ 5 и далее по мере надобности выводится,на выходную шину 17 накопителя.

Информация, поступающая из внешнего устройства в ЗУ 4, накапливается в нем, и, при накоплении признаков, достаточных для определения адреса ячейки, в которую должна быть записана поступающая информация, включается схема сравнения б, на выходе которой формируется импульс при совпадении указанных признаков, поступивших в ЗУ 4 с соответствующими признаками из,ЗУ 5. Импульс с выхода схемы сравнения б, поступая на входы схем «И» 9, обеспечивает установку регистра 7 в состояние, эквивалентное текущему состоянию регистра адреса 2 ОЗУ 1.

После этого накопитель работает, как описа,но выше.

По окончании ввода информации в ЗУ 4 импульс конца ввода, формируемый,,например, внешним устройством и поступающий с управляющей шины 1б, опрокидывает триггер

f5. При этом перекрывается схема «И» 14, прекращая поступление импульсов на счетный вход регистра адреса 2.

Одновременно импульс конца ввода поступает на входы схем «И» 10, ооеспечивая ввод адреса, хранящегося в регистре 7, в регистр адреса 2. Затем о уществляется ввод информации, накопленной в ЗУ 4, в ОЗУ 1 по зада шому адресу через регистр числа 8.

Счетчик 8 в счетном режиме работает синхронно с регистром адреса 2, поэтсму состояние этого счетчика соответствует состоянию регистра адреса 2 ОЗУ 1 в момент поступле10 ния импульса конца ввода.

По окончании ввода информации из ЗУ 4 в ОЗУ 1 ЗУ 4 формирует импульс, поступающий на входы схем «И» 11, обеспечивая установку регистра адреса 2 в состояние, on15 ределяемое состоянием счетчика 8, т. е. в состояние, в котором находился регистр адреса

2 в момент поступления импульса конца ввода. Задним фронтом этого импульса триггер 15 возвращается в исходное состояние и продол20 жается последовательный опрос ячеек ОЗУ 1.

Схемы «ИЛИ» 12 обеспечивают объединение выходов регистра 7 и счетчика 8.

Предмет изобретения

Накопитель информации, содержащий оперативное запоминающее устройство, соединенное с промежуточными запоминающими устройствами, выходы которых подключены к

З0 схеме сравнения, регистр, счетчик адреса, схемы «И» и «ИЛИ», отличающий ся тем, что, с целью расширения функциональных возможностей накопителя, входы регистра подключень: к выходам схем «И» первой группы, одни входы которых соединены с выходами регистра адреса оперативного запоминающего устройства, а другие вЂ” с выходом схемы сравнения, вход счетчика адреса подключен к счетному входу регистра ад40 реса, а выходы регистра и счетчика адреса через схемы «И» второй,и третьей групп, управляющие входы которых связаны с управляющей шиной .накопителя и выходом одного из промежуточных запоминающих устройств, 45 соединены со входами схем «ИЛИ», выходы которых подключены ко входам регистра адреса.

42737

Составитель В. Рудаков

Техред Е. Борисова

Корректор В. Гутман

Редактор Л. Утехина

Тип. Харьк. фил. пред. сПатент»

Заказ 1676 535 Изд. № 817 Тираж 591 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4/5

Похожие патенты:

Регистр // 424321

Сдвигающий регистр // 424234

Устройство для сдвига информации // 423176

Резервированный сдвиговый регистр1изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.с целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки. каждая ячейка содержит трехпороговый и однопороговый логические элементы, имеющие общий входной диодно-резисторный линейный сумматор, выходы которых объединены, через схему «и» соединены с двумя управляющими входами ячейки и подключены к двум входам линейного сумматора.на фиг. 1 дана структурная схема резервированного сдвигового регистра; на фиг. 2 — принципиальная схема элементарной ячейки.резервированный сдвиговый регистр содержит три канала. первый канал включает ячейки 1 и 2, второй — ячейки 3 и 4, третий — ячейки 5 и 6. первый, второй и третий каналы 5 содержат по три управляющие щины 7—9, 10—12 и 13—15 соответственно. на шины первого, второго и третьего каналов соответственно подаются управляющие сигналы л№, 5 // 423175

Изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.Известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».Однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.С целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки

Патент 418902 // 418902

Патент 417910 // 417910

Патент 417845 // 417845

Патент 417844 // 417844

Буферное запоминающее устройство // 415731

Патент 415730 // 415730

Регистр памяти // 2106698

Изобретение относится к вычислительной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех

Регистр сдвига // 2110099

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления, работающих в условиях воздействия помех

Сдвиговый регистр // 2116678

Изобретение относится к сдвиговым регистрам, включающим в себя множество каскадированных ступеней, каждая из которых имеет входной вывод и выходной вывод

Регистр сдвига // 2143140

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2186428

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств и устройств диагностирования

Устройство обращения циклического сдвига и обращенного перемежения данных // 2189629

Изобретение относится к устройству обращения циклического сдвига и/или обращенного перемежения данных

Элемент памяти с механизмом управления энергией // 2214009

Изобретение относится к программируемому материалу памяти и к ячейке памяти, содержащей указанный материал памяти, в частности к тонкопленочной ячейке памяти

Регистр сдвига // 2219597

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных автоматических управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2247433

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Реверсивный регистр сдвига власова // 2309536

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики