Устройство для задания скорости интерполирования

 

Ck.

О П И С А" Й И"

ИЗОБРЕТЕН И

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

"" 473990

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства— (22) Заявлено 25,06.73 (21) 1935594/18-24 с присоединением заявки №вЂ” (32) Приоритет

Опубликовано 14.06,75. Вюл!ele!!I, ¹ 22

Дата опубликования описания 19.01.76

51) М. Кл. G 05Ь 19/18

Государственный комитет

Совета Министров СССР оо делам иаобретений и открытий (53) УДК 681.335.57:

: 621.9.503 (088.8) (437) (72) Авторы изоцретвния

Н. А. Ярмош, Ф. Г. Мильнер, И. М. Кулинец, С. В. Степочкин и

С. Х. Блох

Институт технической кибернетики АН Белорусской ССР (71) Заяви. тель (54) УСТРОИСТВО ДЛЯ ЗАДАНИЯ СКОРОСТИ

ИНТЕРПОЛ ИРОВАНИЯ

Изобретение относится к области автоматики и вычислительной техники, а именно, к устройствам, служащим для задания многоканальным интерполяторам скорости выдачи унитарных кодов па станки с числовым llpoграммным управлением, не имеющие датчиков обратной связи по положеппю.

Известные устройства аналогичного назначения содержат блок буферной памяти, кодовые входы и выходы которого связаны со счетчиком и регистром номера скорости, а к адресным входам подсоединен один из вь1ходов регистра адреса, другие выходы которого подключены к выходному коммутатору, задающий генератор и блок управления, выходы которого подсоединены к счетным входам регистра адреса и счетчика.

К недостаткам подобных устройств относится невозможность использования их для задания скоростей устройствам, управляемым многоканальным интерполятором, так как они не могут выдавать управляющие импульсы с программируемой частотой сразу по нескольким каналам.

Целью изобретения является расширение области применения устройства, а именно, обеспечение возможности задания скорости интерполирования одновременно по нескольким каналам.

Поставленная цель достигается тем, что в состав устройства вводится схема двоичного импульсного умножения, выход которой подсоединен ко входу выходного коммутатора.

11нформацпя, неооходимая для работы данной б схемы по нескольким каналам, хранится в блоке буферной памяти, я каналы обслуживаются устройством последовательно во време11П.

Схема устройства приведена на чертеже.

lo В состав его входит блок 1, буферной памятп, к адресным входам которого подключе ы выходные п1п:1ы регистра адреса 2, представляющего собой счетчик с коэффициентом пересчета, равным количеству обслуживаемых

t,= устройств. Выходы регистра адреса 2 подклю1!e!!!", ко в. О 111 и выходного ком м ута гора 3.

Кодовые шины блока 1 буферной памяти, подключены ко входам регистра 4 номера скорости и счетчика 5, выходы которых подклю211 чены также ко входам схемы 6 двоичного импульсного умножения, выход которой соединен со вторым входом выходного коммутатора.

Выходные шины выходного коммутатора 3 подключены ко входам задания скорости многоканального интерполятора, которому данное устройство задает скорость выдачи унитарных кодов. К счетному входу регистра адреса 2 подключен выход задающего генератозо ра 7, подключенный также к входу блока уп473990

Устройство для задания скорости интерполирования, содержащее блок буферной памяти, кодовые входы и выходы которого связаны со счетчиком и регистром номера скорости, а к адресным входам подсоединен один из выходов регистра адреса, другие выходы которого подключены к выходному коммутатору, задающий генератор и блок управления, зО выходы которого подсоединены к счетным входам регистра адреса и счетчика, отличаюи1ееся тем, что, с целью расширения области применения устройства, оно содержит схему двоичного импульсного умножения, ко входам которой подключены выходы регистра номера скорости и счетчика, а выход подсоединен к выходному коммутатору.

zononnn nony

ppnona mopy

3 равления 8, выход которого подключен к счетному входу счетчика 5.

Входы блока управления 8, регистра 4, регистра номера скорости, регистра адреса 2 и счетчика 5 подключены к соответствующим выходам многоканального интерполятора, от которого устройство получает исходную информацию для работы.

Работа устройства осуществляется следующим образом.

В начале отработки каждого кадра интерполирования, осуществляемой многока нальным интерполятором, из последнего поступает в устройство для задания скорости интерполирования код номера скорости и номер устройства, которому он предназначен, Номер устройства заносится в регистр адреса 2, а код номера скорости — одновременно в регистр 4 номера скорости и счетчик 5.

После этого по сигналу из блока управления 8 производится запись содержимого регистра номера скорости 4 и счетчика 5 в ячейку блока буферной памяти, адрес которой находится в регистре адреса 2 и соответствует номеру канала, для обслуживания которого требуется данная информация.

Затем по сигналам задающего генератора происходит циклический опрос и обработка содержимого ячеек блока 1 буферной памяти.

При этом по каждому импульсу задающего генератора 7 происходит следующее.

В регистр адреса 2 прибавляется единица, после чего блок управления 8 производит чтение содержимого ячейки блока буферной памяти по данному адресу в регистр 4 номед /ДНО

uem

4 ра скорости и счетчик 5. Затем по сигнал из блока управления 8 к содержимому счет чика 5 прибавляется единица. Сигналы уста новки в единицу триггеров последнего поступают на входы схемы 6 двоичного импульсного умножения, на другие входы которой поступает код номера скорости из регистра 4 номера скорости. Выходной сигнал схемы б поступает на вход выходного коммутатора 3, который выдает управляющий сигнал в тот канал, номер которого соответствует адресу в регистре адреса 2. После этого по сигналу из блока управления 8 происходит запись содержимого счетчика 5 и регистра 4 в ту же ячейку блока 1, буферной памяти, откуда оно было прочитано. Затем цикл работы устройства повторяется.

Предмет изобретения

Заказ 6391

Подписное

Изд. № 1517 Тираж 869

МОТ, Загорский филиал