Арифметический блок

 

) 491948

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

t

1 (61) Дополнительное к авт. свид-ву (22) Заявлено 26.03.73 (21) 1897855/18-24 с присоединением заявки № (51) М. Кл, G 06f 7/50

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.325.57 (088.8) Опубликовано 15.11.75. Бюллетень X 42

Дата опубликования описания 18.02.76 (72) Авторы изобретения

В. П. Боюн, Л. Г. Козлов и Б. H. Малиновский

Ордена Ленина институт кибернетики AH Украинской ССР (71) Заявитель (54) АРИФМЕТИЧЕСКИЙ БЛОК

ГосУдаРственный комитет (23) Приори е

Изобретение относится к области вычислительной техники и предназначено для использования в специализированных однородных вычислительных устройствах, работающих в любой позиционной системе счисления.

Известен арифметический блок для построения однородных специализированных вычислительных устройств, выполняющий арифметические и логические функции в двоичной системе счисления и содержащий одноразрядный умно>китель, выход которого соединен со входом первого полусумматора, второй полусумматор, вход которого соединен с выходом первого полусумматора, а выход соединен со входами регистра результата и схемы контроля на «нуль», третий и четвертый полусумматоры и регистр переносов.

Известный арифметический блок не позволяет строить устройства, работающие в q-ичной системе счисления, причем устройства, построенные на его основе, имеют невысокое быстродействие из-за последовательной обработки двоичных чисел.

Предло>кенный блок отличается тем, что входы третьего полусумматора соединены с выходами переносов одноразрядного умножителя и первого полусумматора, входы четвертого полусумматора соединены с выходом третьего полусумматора и с выходом переносов второго полусумматора, выход четвертого полусумматора соединен через регистр переносов со входом первого полусумматора.

Это позволяет расширить область применения предложенного блока, а также повысить

5 быстродействие устройств, построенных на

его основе.

Схема арифметического блока приведена на чертеже и состоит из работающих в ичной системе счисления одноразрядного ум10 ножителя 1, четырех полусумматоров 2 — 5, регистра переносов 6, регистра результата 7 и схемы контроля на «нуль» 8.

Арифметический блок позволяет выполнять умножение последовательного кода одного

15 числа на один разряд другого, суммирование полученного произведения с последовательными кодами третьего числа и одновременный контроль суммы на «нуль». Для этого последовательный код одного числа со стороны

>О младших разрядов и один разряд другого подаются на входы 9 и 10 одноразрядного умножителя 1, а последовательный код третьего числа подается на вход 11 второго полусумматора 3.

Младшие разряды результата умножения с выхода одноразрядного умножителя 1 поступают на вход первого полусумматора 2 и складываются с резульгатами переносов, полученными на предыдущем такте в регистре

30 переносов 6. На втором полусумматоре 3 ре491948

Формула изобретения

Составитель В. Игнатущенко

Техред Е. Митрофанова Корректор А. Степанова

Редактор Б. Нанкина

Заказ 113/7 Изд. М 1982 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, %-35, Раушская наб., д. 4 5

Типография, пр. Сапунова, 2 зультат умножения, с учетом переноса из предыдущего разряда, складывается с кодом третьего числа, поступающего на вход 11.

Коды переносов, возникающие на выходах одноразрядного умножителя 1, первого полусумматора 2 и второго полусумматора 3, суммируются на третьем и четвертом полусумматорах 4 и 5 и под воздействием синхронизирующих импульсов на входе 12 записываются в регистр переносов б.

Коды суммы с выхода второго полусумматора контролируются схемой контроля на

«нуль» 8, а под воздействием синхронизирующих импульсов на входе 13 последовательно фиксируются в регистре результата 7. Тогда на выходах 14 регистра результата получается последовательный код результата указанной выше последовательности операций, а на выходах 15 схемы контроля на «нуль» 8— признак сравнения или несравнения.

Арифметический блок, содержащий одноразрядный умножитель,,выход которого сое5 динен со входом первого полусумматора, второй полусумматор, вход которого соединен с выходом первого полусумматора, а выход соединен со входами регистра результата и схемы контроля на «нуль», третий и четвертый

10 полусумматоры и регистр переносов, отлич а ю шийся тем, что, с целью расширения области применения, входы третьего полусумматора соединены с выходами переносов одноразрядного умножителя и первого полусумма15 тора, входы четвертого полусумматора соединены с выходом третьего полусумматора и с выходом переносов второго полусумматора, выход четвертого полусумматора соединен через регистр переносов со входом первого по20 лусумматора.