Оперативное запоминающее устройство с защитной информации

 

-..11 ) 590833

И-:- Е

ИЗОБРЕТЕНИЯ близ Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 09.03.76 (21) 2332264/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.01.78. Бюллетень № 4 (45) Дата опубликования описания 13.02.78 (51) М. Кл.а С 11С 29/00

Государственный комитет

Совета Министров СССР ло делам иаобретеиий и открытий (53) УДК, 681.327(088.8) (72) Автор изобретения

В. 3. Вершков (71) Заявитель (54) ОП ЕРАТ И В НОЕ ЗАПОМ И НАЮЩЕЕ УСТРОЙ СТВО

С ЗАЩИТОЙ ИНФОРМАЦИИ

Изобретение относится к области запоминающих устройств.

Известны оперативные запоминающие устройства (ОЗУ) с защитой информации (1, 2).

Одно из известных устройств содержит накопитель информации, адресный и числовой регистры, дешифратор адреса и усилители считывания, соединенные с накопителем и регистрами, блок контроля, регистры и логические элементы (2).

Однако в этом устройстве отсутствует защита информации от разрушений, вызываемых неисправностями при передаче адресов и операндов.

Из известных устройств наиболее близким техническим решением к данному изобретению является ОЗУ, содержащее накопитель, выходы которого через усилители считывания подключены ко входам соединенного с информационнымн шинами регистра числа, а входы — к выходам формирователей записи и дешифратора адреса, соединенного через регистр адреса с адресными шинами, блок обнаружения неисправностей, входы которого подключены к информационным и адресным шинам, шины записи и чтения и выходные шины (2j

В данном устройстве нейтрализуются только неисправности цепей самого накопителя и нет нейтрализации неисправностей, искажающпх коды адресов и операндов при их передачах, из-за чего снижена его надежность.

В этом устройстве также существует блокировка записи в накопитель искаженной информации, либо исправной информации, но записываемой в ячейку, адрес которой образовался ошибочно. Так, если при выполнении записи информации возникает искажение кода адреса ячейки, то передаваемый далее для

1р запоминания операнд будет записан по «чужому» адресу. Соответственно в ячейке с ложно образовавшимся адресом стирается ее

«законная» информация.

Целью настоящего изобретения является

15 повышение надежности устройства.

Поставленная цель достигается тем, что устройство содержит элементы И, элемент

ИЛИ, дополнительный регистр и блок коррекции режима, входы которого подключены к выходу блока обнаружения неисправностей и шинам записи и чтения, а выходы — соответственно ко входам элемента ИЛИ и первым входам элементов И, при этом вторые входы одних элементов И соединены с выходами дополнительного регистра и регистра числа, а выходы — со входами формирователей записи, вторые входы других элементов

И соединены с выходами регистра числа, а выходы — с выходными шинами, соединенЗ0 ными с выходом элемента ИЛИ, входы до590833 полнптельного регистра подключены к выходам усилителей счптыпапия.

На чертеже представлена структурная схема предложенного оперативного запоминающего устройства с защитой информации.

ОЗУ с защитой информации содержит накопитель 1, регистр адреса 2, дешифратор адреса 3, усилители считывания 4, регистр числа 5, формирователи записи б, блок обнаружения неисправностей 7, дополнительный регистр 8, блок коррекции режима 9, три группы элементов И 10, ll, 12, элемент ИЛИ

13, адресные шины 14, информационные шины 15, выходные шины 16, шину чтения 17 и шину записи 18.

Вход регистра адреса 2 соединен с адресными шинами 14, к которым также подключен один вход блока обнаружения неисправностей 7. Выход регистра адреса 2 соединен со входом дешифратора адреса 3, выход которого подключен ко входу накопителя 1. Выход накопителя 1 подключен ко входам усилителей считывания 4, выходы которых соединены со входамп регистра числа 5 и дополнительного регистра 8. Другой вход регистра числа 5 соединен с информационными шинами 15, к которым подключен второй вход блока обнаружения неисправностей 7. Первые входы элементов И 10 — 12 подключены к выходам блока коррекции режима 9, входы которого соединены соответственно с шинами чтения 17 и записи 18 и выходом блока обнаружения неисправностей 7. Выход дополнительного регистра 8, а также выходы регистра числа 5 соединены со вторыми входами соответственно элементов И 10 — 12. Выходы элементов И 10 и 11 соединены со входами формирователей записи 6, выход которых подключен ко входу накопителя 1. Выход элементов И 12 соединен с выходными шинами

16, к которым также подключен выход элемента ИЛИ 13, входы которого соединены с выходами блока коррекции режима 9.

Устройство работает следующим образом.

По адресу, поступившему на регистр адреса 2, независимо от исправности передачи, а также вида обращения (запись или считывание), из накопителя 1 выбирается информация, которая, будучи усилена усилителямя считывания 4, устанавливается на регистре числа 5 и дополнительном регистре 8, который имеет такую же разрядность, как и регистр числа 5. В соответствии с кодом, установившимся на этих регистрах, потенциалы с пх выходов открывают элементы И 10 — 12.

Одновременно с поступлением адреса его код из адресных шин 14 ответвляется на вход блока обнаружения неисправностей 7, который контролирует исправность произведенной передачи. Если поступивший адрес не содержит ошибки, т. е. в нем отсутствует нарушение соответствия между информационной и контрольной частью, то с выхода блока обнаружения неисправностей 7 сигнал не выдается, в результате чего блок коррекции

33

65 режима 9 остается в отключенном состоянии.

При этом, если из адресованной ячейки накопителя производится считыванпс информации, то поступающий па шипе чтения 17 сигнал (вырабатывается в блоке управления, который на чертеже пе показан) передается блоком коррекции режима 9 на первые входы элементов И 12, и 11, в результате чего информация, находящаяся на регистре числа 5, выдается в выходные шины 16 и через формирователи записи б регенерируется в накопитель 1.

Если выполняется операция записи информации, то по информационным шинам 15 на вход регистра числа 5 поступает код нового операнда, который устанавливается на этом регистре и одновременно ответвляется на второй вход блока обнаружения неисправностей 7, который контролирует поступившую инфор мацию. При этом, если неисправности не обнаружено, блок коррекции режима 9 остается в отключенном состоянии.

Установившийся на регистре числа 5 код принятого операнда открывает соответствующие элементы И 11. В такт, следующий за приемом операнда, из блока управления по шине записи 18 выдается сигнал, который блоком коррекции режима 9 передается на первый вход элементов И 11, производя запись в накопитель 1 информации, находящейся на регистре числа 5, т. е. запись поступившего операнда.

Если при передаче адреса возникает неисправность, которая выявляется блоком обнаружения неисправности 7, то сигнал с выхода этого блока включает блок коррекции режима 9. В этом случае, также как и прп исправной работе, содержимое ошибочно адресованной ячейки выбирается из накопителя 1 и устанавливается на регистре числа

5 и дополшпельном регистре 8. При этом, если искаженный адрес поступает в операции считывания информации, то сигнал с шины чтения 17 передается блоком коррекции режима 9 на вход элемента ИЛИ 13 и первый вход элементов И 10. В результате срабатывания элемента ИЛИ 13 в выходные шины

16 цз ОЗУ выдается операнд, являющийся кодом арифметической единицы, в котором нарушено соответствие между информационной и контрольной частями. В результате срабатывания элементов И 10 через формирователи записи 6 осуществляется регенерация в накопитель 1 информации, находящейся на дополнительном регистре 8, что возвращает в ошибочно адресованную ячейку ес старое содержимое.

Если искаженный адрес поступает в операции записи информации, то, как и при исправной работе, новый операнд из информационных шин 15 принимается на регистр числа 5. Однако, в этом случае сигнал, поступающий по шине записи 18, блоком коррекции режима 9 (вследствие er o включенного состояшгя) на вход элементов И 11 не пропус"90833 кается, а передается па первый вход элементов И 10. Соответствеп!!О такое переключение сигнала записи блокирует запись нового операнда, находящегося на регистре числа 5, и запускает регенерашпо в накопитель 1 информации, находящейся на дополнительном регистре 8, что обеспечивает восстановление в ошибочно адресованной ячейке ОЗУ ее старого содержимого.

Если прп выполнении операции записи информации неисправности подвергается поступающий операнд, то его код, ответвляемый от информационных шпн 15 на вход блока обнаружения неисправностей 7, вызывает срабатывание последнего, в результате чего блок коррекции режима 9 также переходит во включенное состояние.

В этом случае, как и в предыдущей ситуации, в устройстве блокируется запись искаженного операнда и в ячейку, подготовленную для записи, обеспечивается регенерация ее старого содержимого.

Основным преимуществом описанного ОЗУ является защита в нем оперативной информации от «разрушения», которое может происходить вследствие неиспразности передачи адресов и операндов. Устройство автоматически блокирует запись новой информации в ячейку, подготовленную для записи, если код адресов этои ячейки прп передаче подвергся неисправности, обнаруженной контролем. То же самое имеет место в ситуациях, когда неисправность искажает поступивший на запись операнд. Прп этом в «пострадавшей» ячейке всегда восстанавливается ее прежнее содержимое.

Блокировка возмон<ной подмены информации в поле оперативной памяти существенно повь1шаст функпионалы1у10 надыкность устройства, что особенно важно прп управленш! процессами, протекающими в реальном времени.

В предложенном ОЗУ снижена вероятность размножения неисправностей, являющихся последствием первичных неисправностей.

Обеспечивается это тем, что при считывании информации по ошибочному адресу абоненту (например, процессору) передается код арифметической единицы, который для него является fie более «÷óæîé» информацией, чем содержимое ложно адресованной ячейки. Но данная замсна 1!с <лючаст порождение неисправностей нового вида: таких как деление на нуль, переполнение сумматора, образование несуществующих адресов при переадресациях и т. д., возникновение которых возможно, если допустить работу с операндом, считанным из ячейки со случайно образовавшимся адресом. При этом передача кода арифметической единицы умышленно осуществляется без контрольного кода, что сохраняет при этом операнде факт произошедшей неисправности. Например, если считываемая информация является одним из операндов двухадрес5

ЗО

G5 ной операции, то отсутствие контрольного кода у переданной информации обуславливает образование результата, таки<е имеющего неверный контрольный код, что блокирует запись этого результата в ячейку ОЗУ и одновременно обеспечивает восстановление в ней ее прежнего (исходного) содержимого.

К другим преимуществам предложенного

ОЗУ следует отнести то, что внутренний цикл его работы при обнаружении неисправности полностью аналогичен 1)ежнм Взаимоде1!стьч1я с абош;нтами прп исправной работе, т. с. блокировка неисправных передач нс вызывает останова в работе ОЗУ. Такой режим взаимодействия ущественно важен для асинхронных систем, в которых любой останов какого-либо устройства вызывает останов всей системы, в результате чего срабатывает временной контроль. При этом предлагаемое

ОЗУ увеличивает производительность вычислений, т. к. в нем отсутствуют паузы на ожидание результатов контроля поступающих адресов, т. е. выборка информации из накопителя запускается сразу же по поступлению адреса на регистр адреса.

Дополнительно необходимо отметить, что структура описанного ОЗУ н механизм его функционирования без каких-либо изменений и дополнений, а также без снижения производительности вычислений могут быть применены для зг1цпты памяти от несанкционированных обращений, для чего достаточно сигнал нарушения границы (зоны, области) завести в блок коррекции режима в цепь его включения.

Формула изобретения

Оперативное запоминающее устройство с защитой информации, содсржащее накопитель, выходы которого через усилители считыьапия подключены к входам соединенного с информационными шинами регистра числа, а входы — к выходам формирователей записи и дешифратора адреса, соединенного через регистр адреса с адресными шинами, блок обнаружения неисправностей, входы которого подключены к информационным и адресным шинам, шины записи и чтения и выходные шины, отличающееся тем, что, с целью повышения надежности устройства, оно содержит элементы И, элемент ИЛИ, дополнительный регистр и блок коррекции режима, входы которого подключены к выходу блока обнаружения неисправностей и шинам записи и чтения, а выходы — соответственно к входам элемента ИЛИ и первым входам элементов И, вторые входы одних элементов И соединены с выходами дополнительного регистра и регистра числа, а выходы — с Входамп формирователей записи, вторые входы дру1Н1.< элементов И соединены с выходамн регистра числа, а выходы — с выходными шина ми, соединенными с выходом элемента о90833

Составитель В, Рудаков

Тсхред И. Михайлова

Редактор P. Киселева

Корректор Л. Денискина

Заказ 3269/14 Изд. № 168 Тираж 738

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, K-35, Раушская наб., д. 4/5

Подписное

Типография, пр. Сапунова, 2

ИЛИ, входы дополнительной> регистра подклгочены к выходам усилителей считывания.

Источники информации, принятые во внимание при экспертизе

1. авторское свидетельство СССР №375б82, кл. G 11С 29/00, 1973.

2. Авторское свидетельство СССР №407399, кл. G 11С 29/00, 1973.