Комбинационный одноразрядный сумматор

 

ОПИСАНИЕ

ИЗОБРЕТЕН И Я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >645156

Сок>а Советских

Социалистических

Республик (61) Дополнительное к авт. овнд-ву— (22) Заявлено 19.08.74 (21) 2053302/18-24 с приоовд инением заяв>ки №вЂ” (23) Пр иоритет— (51) М Кл б 06 F 7/50

Государственный комитет

СССР (43) Опубликовано 30.01.79. Бюллетень № 4 по делам изобретений и открытий (53) УДК 681.325.54 (088.8) (45) Дата опубликования описания 23.03.79 (72) Авторы изобретения

В. П. Боюн, Л. Г. Козлов, Б, H. Малиновский и М. В. Семотюк (71) Заявитель Ордена Ленина институт кибернетики АН Украинской ССР (54) КОМБИНАЦИОННЫЙ ОДНОРАЗРЯДНЫЙ

СУММАТОР

Изобретение относится к области вычислительной техники и предназначено для построения операционных устройств вычислительных машин, как в виде БИСов так и в виде дискретных компонентов. 5

Известен сумматор, построенный на логическйх элементах ИЛИ вЂ” НЕ (1). Недостатком его является большое количество схем ИЛИ вЂ” НЕ и связей между ними, что затрудняет изготовление их в виде БИС. 10

Известен также сумматор, построенный на элементах И вЂ” НЕ (2) и имеющий меньшее количество связей по сравнению с сумматором (1), но содержащий большое количество элементов И вЂ” НЕ. 15

Наиболее близким техническим решением является сумматор, выполненный на логических элементах (3).

Основным недостатком такого сумма тора является большое количество компо- 2р нентов, из которых собраны сами же логические элементы, а также большое количество связей для построения сумматора.

Целью данного изобретения является упрощение сумматора. 25

Эта цель;достигается тем, что он содержит два логических элемента, реализующих логическую функцию L=q (abc) 3/q (а /

\/ b >/с) (где а, b, с — информационные сигналы, q — управляющий сигнал), причем первые и вторые информационные входы логических элементов подключены соответственно к шинам первого и второго слагаемых, третий информационный вход второго логического элемента и управляющий вход первого логического элемента подключены к шине сигнала переноса, управляющий вход второго логического элемента подключен к инверсному выходу первого логического элемента, третий информационный вход которого подключен к одной из шин слагаемых.

На фиг. 1 приведена схема одноразрядного комбинационного сумматора; на фиг.

2 — вариант выполнения логического элемента. Схема одноразрядного комбинационного сумматора состоит из двух логических элементов 1 и 2, реализующих логическую функцию L=q(abc),/ q(a \/ b 1/ c) (где а, Ь, с — информационные сигналы, q— управляющий сигнал). Первый логический элемент 1 имеет управляющий вход 3 и информационные входы 4, 5, 6, Второй логический элемент имеет соответственно управляющий и информационные входы 7, 8, 9, 10 и прямой и инверсный выходы 11 и 12.

Первый логический элемент 1 имеет прямой и инверсный выходы 18 и 14. Входы 4 и 8 и входы 5 и 9 логических элементов 1 и 2 попарно подключены к шинам 15, 16

645156 прямой и инверсный выходы 18 и 14 логического элемента 1 и 11, 12 логического элемента 2 подключены к выходным шинам.

Элемент 2

Элемент 1

Значение входных сигналов

Выход 13

Выход 12

Выход 14

Выход 11

Входные шины

Значение

Реализуемая функция

Значение

Значение

Значение

Реализуемая функция

Реализуемая функция

Реализуемая функция

15

3 ИЛИ вЂ” НЕ

1 3 И

3 И вЂ” НЕ

1 3 ИЛИ

1 3 ИЛИ

3 ИЛИ вЂ” HE

3 ИЛИ вЂ” НЕ

0 3 ИЛИ

3 И вЂ” НЕ

3 ИЛИ вЂ” НЕ

1 3 И

0 3 ИЛИ

3 ИЛИ вЂ” НЕ

3 И вЂ” НЕ

0 3 ИЛИ

1 3 И

3 И вЂ” НЕ

3 ИЛИ вЂ” НЕ

1 3 ИЛИ

3 ИЛИ вЂ” НЕ

0 3 ИЛИ

3 И вЂ” НЕ

1 3 И

3 И вЂ” НЕ

3 И вЂ” НЕ

0 3 И

1 3 И

3 И вЂ” НЕ

3 ИЛИ вЂ” НЕ

О 3 ИЛИ

0 3 И

Сопоставляя полученные значения выхода

18 элемента 1 со значениями функции переноса при одинаковых наборах входных переменных, и значения выхода 11 элемента 2 со значениями функции суммы при 10 одинаковых наборах переменных, нетрудно убедиться в том, что они полностью сов падают. Но так как количество возможных наборов входных переменных в таблице является полным, то схема, приведенная на фиг. 1, является сумматором, Вариант выполнения логического элемента на основе ТТЛ приведен на фиг. 2.

Такой, логический элемент содержит три инвертора 18, 19, 20, два многоэмиттерных транзистора 21, 22, два резистора 28, 24.

Входы логического ТТЛ элемента 25, 26, 27, 28 соответствуют входам 3, 4, 6, 6 логического элемента 1 или входам 7, 8, 9, 10 логического элемента 2, а выходы 29 и 80— выходам 14 и 18 логического элемента 1 или выходам 12 и 11 логического элемента 2.

Технико-экономический эффект данного сумматора состоит в следующем.

Потребное количество входов сумматора равно 3. Количество входов всех элементов прототипа равно 16.

16 — 3

К= =4

3 для данного сумматора

К= =1 66.

8 — 3

3 первого и второго слагаемых, вход 10 логического элемента 2 и управляющий вход 8 логического элемента 1 подключены к шине 17 сигнала переноса, вход 6 логического элемента 1 подключен к шине 16 второго слагаемого, инверсный выход 14 логического элемента 1 соединен с управляющим входом 7 логического элемента 2, Работа сумматора иллюстрируется таблицей функций выходов схемы от всех возможных наборов входных переменных.!

Количество входов элементов данного сумматора равно 8.

Тогда коэффициент избыточности для прототипа равен

Количество соединений, необходимое для построения прототипа, больше, чем в данном сумматоре.

Количество дискретных компонент прототипа, построенного на элементах ТТЛ, равно 43, для данного сумматора — 32.

Экономия компонент составляет M=43— — 32 = 11.

Формула изобретения

Комбинационный одноразрядный сумматор, выполненный на логических элементах, отличающийся тем, что, с цель1о

645156

1.=q(abc)< q(a \/ b V с), 29 60

26 27 26

Раг.2

Составитель В. Березкин

Техред А. Камышникова

Редактор Б. Герцен

Корректор И. Симкин»

Заказ 1128/25 Изд. № 107 Тираж 779 Подписное

НПО Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред. «Патент> упрощения сумматора, он содержит два логических элемента, реализующих логическую функцию где а, b, с — информационные сигналы, д — управляющий сигнал, причем первые и вторые информационные входы логических элементов подключены соответственно к шинам первого и второго слагаемых, третий информационный вход второго логического элемента и управляющий вход первого логического элемента подключены к шине сигнала переноса, управляющий вход второго логического элемента подключен к инверсному выходу первого логического элемента, третий информационный вход которого подключен к одной из шин слагаемых.

Источники информации, принятые во внимание при экспертизе:

1. Малиновский Б. Н. Справочник по цифровой вычислительной технике. Киев, 10 «Техника», 1974, с. 185, рис. 4 — 24.

2. Карцев М. А. Арифметика цифровых машин. М., «Наука», 1969, с. 157, рис. 2 — 13.

3. Каган Б. М. и др. Цифровые вычислительные машины и системы. М,, Энергия, 1974, с. 225, рис. 3 — 75.