Устройство для программного управления

 

- о - н" па ген, „,. ..:Ъ.

° °

l о ьо . э (ii;6

Союз Соввтскмх

Соцмалыстычвскмх

Рвсаублык

OnÈCAHÈÅ

ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЙЯЛЬСТВУ (6l) Дополнительное к авт. свил-ву— (22) Заявлено 03.12.75{21) 2195899/18-24 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 25.02.79Бюллетень № 7

Е (5l) M. Кл

Q 05 В 19/02

Гкуднрстнннньй кветнт

СССР нн делам нзобретнннй н нтнритнй (53) УДК 621.503..55{088.8) Дата опубликования описания 28.02.79 (72) Авторы изобретения

IO. Н. Камыннн, А. М. Кащнч, H. П. Матвиенко н А. Ю. Жнгулевцев

Конотопский ордена .Трудового Красного Знамени электромеханический завод "Красный мегаллнсг (7!) Заявитель

{54) УСТРОЙСТВО ЙЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ

Изобретение относятся к командной аппаратуре дискретных систем управления, работающих по щюграмме.

Известны устройства,.которые содержат блок вывода, программный блок, блом ввода, подключенный к приемникам входных переменных, выходы которых через блок ИЛИ-НЕ, два приемника промежуточных переменных н блок ИЛИ соединены с входами приемников выходных переменныл, вторые входы которых соединены с выходом программного блока, а выходы с блоками вывода, блоком памяти н блоком задержки, причем выходы блоков задержки н памяти подключены к соответствующим входам блока ввода {1 .

Однако огрсутсгвие контроля неисправности блоков ввода н блока вывода приводит к ложным срабатываниям н снижает надежность устройства.

Наиболее близким к изобретению по технической сущности является устройство для программного управления, содержащее последовательно соединенные первый блок задержки, первый элемент НЕ, блок контроля, первый элемент ИЛИ, узел блокировки, блок задания программы, выход которого соецннен с входом первого блока задержкй н с первыми входами блока памяти выходных переменных, вторые входы которого подключены к выходу, второго элемента ИЛИ, входы которого соединены с выходамн блоков памяти промежуточных переменных, первые входы которых соедннены с выходом первого блока задержки, а вторые входы — один непосредственно, а другой через второй элемент НЕ подключены к одному яз входов блока контроля н к выходу третьего элемента ИЛИ, входы которого соеднненены с соответствующими выходамя блока памяти входных переменных, первые входы которого подключены к выходу первого блока,.задержки, а вторые входык выходу логического блока, первый вход которого соединен с выходом второго блока задержки, вход которого подключен к первому выходу блока памяти вы64 8ry4 g ходных переменных, второй и третий выходы которого соединены с соответствующими входами основного блока памяти, ОДНН ИЗ ВЫХОДОВ КОГОРОГО СОЕДИНЕН С вторым входом логического блока, а четвертый выход блока памяти выходных переменных подключен к входу блока управленая (2J

К недостаткам известного устройства относится отсутствие контроля выходов блоков управления и памяти в то время, когда ситуация датчиков отбора информации по входу не подощда на данной команде управления, а по выходам блоков управления и памяти (если они должны подать сигналы по программе) будет снят контроль в ro время, когда состояние выходов их не изменилось, и наоборот. При этом также отсутствует контроль между тактами работы устройства.

Все зто может привести к бесконтрольной выдаче ложной информации на исполнительные механизмы, а также способствовать ложному формированию входного алгоритма с помощью обратных связей блока памяти с входами догического блока.

Целью изобретения является увеличение надежности работы устройства.

Ностнгается это тем, что устройство дополнительно содержит элементы И-НЕ, третий и четвертый элементы НЕ, дополнительные блоки памяти и блок дифференцирования, вход которого соединен с выходом основного блока памяти, входы

3$ которого подключены к первым входам элементов И-НЕ, вторые входы которых соединены с выходом блока дифференцирования, один из входов которого непосредственно и через третий элемент HE

40 подключен к соответствующим входам первого и второго дополнительных блоков памяти, одни из входов дополнительных блоков памяти соединены с выходом

45 блока задания программы, входы первого элемента ИЛИ соединены с выходами элементов И-НЕ и дополнительных блоков памяти, третий из которых непосредственно, а четвертый через четвертый

$0 элемент HE соединены с выходом блока управления., причем входы пятого и других дополнительных блоков памяти подкдючены соответственно к выходам второго блока задержки и второго элемента ИЛИ.

И

На фиг. 1 показана блок-схема предлагаемого устройства; на фиг. 2 - успоано развернутые таблицы состояний.,:

Ус гройс гво содержи г логический блок

1, блок управления 2, основной блок памяти 3, блок задержки 4, элемент ИЛИ

5, элемент НЕ 6, элементы ИЛИ 7 и 8, элементы HE 9 и 10, блок задания программы 11, блох задержки 12, блок памяти входных переменных 13, блоки памяти промежуточных переменных 14 и 15, блок сигнализации 16, узел блокировки 17, блок контроля 18, дополни тельный блок, памяти 1 9, блок дифференцирования 20, элемен" И-НЕ 21, goполнигельный блок памяти 22, блок памиги выходных переменных 23, элемент

НЕ 24.

Логический блок 1 предназначен. для ввода входных переменных и состоит из нескольких самостоятельных внешних цепей ввода, образующих с помощью элементов НЕ 6 прямые и инверсные выхо.ды. Входы логического блока 1 соединены с технологическими датчиками А„

Блок управления 2 состоит иэ нескОльких самОсгОятельных выхОдных ка» надов ...,2 с усилителями дискретного сигнала, осуществляющими управления механизмами технологического объекта (1 ..., й).

Основной блок памяти 3 состоит из нескольких элементов Память" (на схеме показан один элемент) с входами включения х1 и отключения x .

Блок задержки 4 состоит их нескольких элементов Задержка с входами включения х .

Узел блокировки 17 предназначен для остановки выполнения программы в случае неисправности блока управления 2, основного блока памяти 3, блока задержки 4.

Блоки памяти промежуточных переменных 14 и 15 преднаэнячены для программирования функций дизъюнкции и ко» ньюнкции над. входными переменными, посгупакнцими согласно заданной программе с логического блока 1.

Таблица состояний имеех строки

» / (входные р п, р ..., р ; выходные

Е1,Х1; Х, Х, промежуточные И, ИЛИ и доподнительйые Х,, Х, X, Х т, Х, Входные строки предназначены для программирования значений входных переменных. На каждую переменную предусматривается две строки — одна используется для программирования пряЯ8949 мого, а вгорая р — инверсного значения переменной.

Каждая выходная сгрока препназначена для программирования значений переменных:г1Х.1 Х, Х .

Промежугочиые строки И к ИЛИ предназначены для насгройкн выхода с блоков 1 4 н 1 5 на реализацию операции конъюнкции илн дизъюнкции, причем в каждом столбце программируется выполнение голько одной операции.

Каждая дополиигельная сгрока предназначена для программирования дополнкгельных переменных Х, Х, М

Х,, Х,, настроенных соогвегсгвенно на конгроль блока управления 2, основного блока памяги 3, блока задержки 4 и блоков памяти выходных переменных 13, связанных с ними.

Каждый сголбец Я -Q таблицы сосгоянкй соогвегсгвуег одному из состояний усгройсгва (гакгу его рабогьг) и дает возможность программировать значение входных переменных и соогвегсгвующих им значений выходных переменны хе

Программирование габлицы состояний заключается в образовании в ней гопологии, которая раэрешаег или запрещает прохождение сигнала.

Рабога усгройсгва заключается и непрерывном перемещении во времени каждого сголбца программных габлиц состоянии, записанных в блоке задания программы 11, одновременно по всем программируемым в данном столбце сгрокам.

При эгом происходиг сравнение фактического входного слова Х т PC (P Pp P ) на выходе элеменга ИЛИ вЂ” НЕ 5 с программным, заданным в каждом столбце габлицы сосгояннй. Если фактическое входное слово соогвегсгвуег программному, .го на выходе элемента ИЛИ 7 появигся сигнал, который посгупиг на входы блока памяги выходных переменных

23, которые пропускают сигналы на соогвегсгвующие входы блока управления

2; основного блока памяти 3 и на вход блока задержки 4. Йлигельносгь сигнала зависит or скоросги перемещения данноРо croII6II® таблицы сосгоянкй тельно блоков 13, 14 и 15.

При эгом на входе основного блока памяти 3 появляется непрерывный. сигнал ф нри подаче на его вход Х1 единичного импульсного сигнала, который исчеэаег при подаче единичного импульсного сигнала на В горой Вход Х Я е

При исступлении на вход Х блока задержки 4 единичного имцуль :ного сиги нала на его выходе 6 импульсный сигнал появляегся в соогвегсгвии с заданной за Вр. рж кой

Таким образом, блок задания программы 11 осуществляет алгоритм управления определенным механизмом по заданной программе.

Конгроль блока памяги входных переменных 13 на огсугсгвие неисправносги гипа корогкое замыкание проиэводигся в каждом гакге рабогы усгройсгва во время, формируемое дополнительным блоком задержки 12. При эгом, если один иэ элеменгов блока 13 поврежден, го на его выходе присугсгвуег сигнал, когорый через блок ИЛИ 5 поступаег на один кэ входов блока контроля

18.

На вгором входе блока кон-роля информации 18 в э го время присугс гвуег программный сигнал, поступающий через блок НЕ 9 и дополнительный блок за25 держки 12 or блока задания программы

11. Блок контроля 18 срабагываег и через блок ИЛИ 9 выдаег сигнал узлу . блокировки 1.7, который осгановиг блок ll, и выдасг сигнализацию о неисправносги работы усгройсгва.

Конгроль рабогоспособносги блоков уп равле иия 2, основного блока п амя ги

3 и блока задержки 4, а также памяги информации выходных переменных 23

3S (HB огсугсгвие B них корогкого замыкания) производится в каждом сголбце габI лицы состояний, При эгом„если в условно развернутых программных габлицах состояний

40 (см. фиг. 2) выходные сгроки21, Х g программируюг на прохождение сигналов с выхода блока ИЛИ 7, го соогвегсгвующие им дополнигельные строки таблицы

Х, Хп не программируюг, а програм< мируюг сгроки Хн и Хп . Если же выходную строку K не программируют, а в основном блоке памяги 3 программируюг сгроку Х, ro в габлице сосгоя50 ний подлежаг программированию сгроки

Х и Х . Эго вызвано гем, чгобы исключигь выцачу ложной информации на выходе блока управленкя3 и и на входы логического блока ввода 1 как во время присугсгвия, гак и во время огсугсгвия на их выходах информационных сигналов.

При появлении (огсугсгвии) сигналов иа выходах блока управления 2:или ос-

64894 9 новного блока памяти 3 в ге временные такты работы устройства, когда по программе работы они отсутствуют (присутствуют), н при этом запрограммированы дополнительные блоки памяти 22 по ! I

Выходам 1 j(и X и, A g и Q го ftpH наличии сигнала на выходе блока ИЛИ 7 с выхода соответствующего дополнительного блока памяти 22 поступит сигнал через блок ИЛИ 8 на вход узла блокировки 17, который остановит работу усгройства, зафиксировав при этом неисправность работы устройства, a coo гве гсгвующий сигнальный блок 16 укажег место поврежде ния.

Наличие блоков HE 10, соединяющих соответствующие входы дополнительных блоков памяти 22 с выходами соответствующих блоков 2 и 3, дает возможность производить контроль указанных выше блоков rorra, когда на их выходах сигналы присутствуют.

Нополни тельная с грока )(развернутой программной таблицы состояний подлежиг программированию в re временные такты работы устройства, когда сигнал на выходе блока задержки 4 по программе от сугсгвуег. При появлении сигнала на выходе блока задержки 4 тогда, когда он не программируется на запрограммированный дополнительный блок памяти 19 поступит сигнал с выхода блока задержки 4. Блок 19 срабогаег и выдаст сигнал через блок ИЛИ 8 на узел блокировки 17, который остановит работу блока задания программы 11, а соответствующий сигнальный блок 16 зафиксирует место неисправности блока задержки или блока памяти выходных переменных

13, соединенного с ним.

Причем, контроль основного блока памяти 3 производится во время отсутствия контроля его по программе, а также между тактами работы устройства при переходе устройства or одного столбца таблицы состояний к другому. Так, например, при исправном состоянии основного блока памяти 3 на выходах блоков

И-HE 21, соединенных с входами основного блока памяти 3, присутствуют сигналы, а на выходах блоков дифференцирования 20 сигналы отсутствуют.

Если же произошло нарушение функционирования основного блока памяти 3 таким образом,что сигналы управления иа входы блока 3 не поступали, а его выход изменил свое состояние, ro один из блоков дифференцирования 20 выдаст сигнал

Устройство для программного управ36 ления, содержащее последовательно соединенные первый блок задержки, первый элемент НЕ, блок контроля, первый элемент ИЛИ, узел блокировки и блок за дания программы, выход которого соединен с входом первого блока задержки и с первыми входами блока памяти. выходных переменных, вторые входыi zoroporo подключены к выходу второго элемента ИЛИ, входы которого соединены с выходами блоков памяти промежуточных переменных, первые входы которых соединены с выходом первого блока задержки, а вторые входы — один непосредственно, а другой через второй элемент

НЕ подключены к одному из входов блока контроля и к выходу третьего элемента ИЛИ, входы которого соединены с.

1б

Б блоку И-НЕ 21. Блок И-HE 21 срабогает и выдаст сигнал через блок ИЛИ 8 на узел блокировки 17, который осгановиг работу блока зададия программы .1 1, сигнализируя О неисправной работе устройства. При записи и описывании информации в основном блоке паляти 3 по программе работы устройства на выходы блоков И-НЕ 21, соединенчых с входами основного блока памяти 3, сигналы поступают другой полярности и блоки И-HE 21 не срабатывают.

Таким образом, контролируя работу блоков управления 2 и основного блока памяти 3 в моменты отсутствия и присутствия на их выходах информации, а также обеспечивая контроль блока 3 между тактами работы устройства и при отсутствии его контроля по программе мы увеличиваем надежность работы устройства, исключаем выдачу ложных команд управления на исполнительные механизмы и устраняем воэможность ложного формирования входного алгоритма.

Формула изобретения соответствующими выходами блока памяти входных переменных, первые входы которого подключены к выходу первого блока за держки., а вторые входы - к выходу логического блока, первый вход которого соединен с выходсм второго блока задержки, вход которого подключен к первому выходу блока памяти выходных переменных, второй и третий выходы которого соединены с соответствующими входами основного блока памяти, 64894 9

9 один из выходов которого соединен со вторым входом логического блока, а чегвергый выход блока памяги выходных переменных подключен ко входу блока управления. о г л и ч а ю щ е е с я гем, что, с целью повышения надежности устройства, оно содержит элементы

И-НЕ, третий и четвертый элементы НЕ, дополнительные блоки памяти и блок дифференцирования, вход которого соединен с выходом основного блока памяти, входы которого подключены к первым входам элеменгов И-НЕ, вторые входы которых соединены с выходом блока дифференцирования, один из входов которого непосредсгвенно и через грегий элемент

HE подключен к соогвегсгвующии входам первого и второго дополнигельных блоков памяти, один из входов дополнительных олоков памяти соединен с выходом блока задания программы, входы первого элемента ИЛИ соединены с выходами элеменгов И-HE и дополнигельных блоков

flBMRFH, третий из которых непосредсгвенно, а чегвергый через чегвергый элемейг НЕ, соединены с выходом блока управления, причем входы пягого и других дополнительных блоков памяги подключены соответственно к выходам второго блока задержки и вгорого элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Авгорское свидегельсгво СССР № 300879, М. КлР Cj 05 Р. 5/18, 19.05.1969.

2. Авторское свидегельсгво СССР

¹ 512455, М. Кл g 05 В 19/02, 04.03. 1 974.

Редактор Е. Гончар

Составитель В. Комаров

Техред М. Борисова Корректор C. Шекмар

Заказ 556/44 Тираж 1Î14 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 москва, Ж-35, Раушскаи наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4