Параллельный дешифратор

 

ОП ИСА

ИЗОБРЕТ

Союз Соввтских

Социалистимвсних

Распубпин

К АВТОРСКОМУ СВИД (61) Дополнительное к авт. сви (22) Заявлеио04.04.77 (21) 24 с присоединением заявки № (23) Приоритет—

F 5/ОО

Государственны1 каыгат

СССР на делам нзобретеннй х аткрытнй

Опубликовано 25,04.79.Бю

Дата опубликования опис

81.327

88. 8) (72) Автор. изобретения

B. К. Терещенко

Вычислительный центр Сибирского отделения АН СССР (71) Заявитель (5 4) ПАРАЛЛЕЛ ЬНЫЙ J1E ШИФРАТОР

Изобретение относится к области кибернетики, вычислительной техники, автоматики и телемеханики и может быть и;» пользовано в электронных информационных системах.

Известен дешифратор выполненный из элементов И (11. Недостатком его является низкое быстродействие.

Наиболее близким техническим решением к изобретению является параллель-. ный дешифратор, содержащий входной регистр, пирамидальный дешифратор, регистр хранения расшифрованных слов, входы которого соединены с выходами пирамидального дешифратора, а выходы являются выходами устройства (2).

Кроме того, в известном устройстве выходы входного регистра соединены с входами пирамидального дешифратора.

Недостатком его является невозмож20 ность дешифрирования неравномерных кодов.

Целью изобретения является расширение функциональных возможностей устройства за счет дешифрирования неравномерных кодов.

Это достигается тем, что устройство содержит группу прямоугольных дешифраторов, триггер, два элемента ИЛИ, причем выходы входного регистра соединены с входами прямоугольных дешифраторов группы, выходы которых соединены с соответ» ствующими входами пирамидального дешифратора, единичный выход триггера соединен, с входом младшего разряда пирамидального дешифратора и с первым входом первого элемента ИЛИ, остальные входы которого подключены к выходам прямоугольных дешифраторов группы, а выход элемента ИЛИ соединен с шиной опроса пирамидального дешифратора, причем входы второго элемента ИЛИ соединены соответственно с первым и вторым тактовыми входами дешифратора, выход второго элемента ИЛИ соединен с входом сброса регистра хранения расшифрованных слов, а входы сброса и вход записи входного

658854 регистра соединены соответственно с первым и третьим тактовыми входами.

На чертеже показана структурная схема предлагаемого устройства..

Устройство содержит входной регистр

1, группу прямоугольных дешифраторов 2, триггер 3, первый элемент ИЛИ 4, второй элемент ИЛИ 5, пирамидальный дешифратор 6, регистр 7 хранения расшифрованных слов. ° о

Устройство работает следующим образом.

Рабочий цикл неперестраиваемого йерархического дешифратора с параллельным вводом информации состоит в общем слу- 15 чае (при расшифровке какого-либо предложения, набора слов) из следующих тактов.

Такт 1 - общий сброс схемы (такт сброса входного и выходного регистров 20 одновременно) .

Такт 2 - такт расшифровки слова.

При этом такте происходит занесение какогр либо одного расшифровываемого двоично-многосимвольного слова во входной регистр, его расшифровка при помощи иерархии элементов И, а тем самым и возбуждение (установка в единичное состояние) какого-то одного соответствующего данному слову триггера хранения потенциала этого слова в выходном регистре. Этот такт может быть повторен многократно со сменой расшифровываемых слов во входном регистре, пока не

35 будут расшифрованы все слова предложения; при этом потенциалы всех слов расшифрованного предложения накапливаются в соответствующих триггерах выходного регистра.

Такт 3 - такт сброса выходного регистра (регистра предложения).

Такт 2 - не давая общего сброса (такта 1), можно начать пословную де45 шифровку следующего предложения

Такт 3 - сброс выходного регистра и т. д.

Таким образом предложенное устройство позволяет дешифрировать неравномерные коды.

Формула изобретения

Параллельный дешифратор, содержащий входной регистр" пирамидальный дешифратор, регистр хранения расшифрованных слов, входы которого соединены с выходами пирамидального дешифратора, а выходы являются выходами устройства, отличающийся тем, что, с целью расширения функциональных возможностей за счет дешифрирования неравномерных кодов, он содержит группу прямоугольных дешифраторов, триггер, два элемента

ИЛИ, причем выходы входного регистра б соединены с входами прямоугольных дешифраторов группы, выходы которых соединены с соответствующими входами пирамидального дешифратора, единичный выход триггера соединен со входом младшего разряда пирамидального дешифратора и с первым входом первого элемента ИЛИ, остальные входы которого подключены к выходам прямоугольных дешифраторов группы, а выход элемента ИЛИ соединен с шиной опроса пирамидального дешифратора, причем входы второго элемента

ИЛИ соединены соответственно с первым и вторым тактовыми входами дешифратора, выход второго элемента. ИЛИ соединен с входом сброса регистра хранения расшифрованных слов, а входы сброса и ахоп записи входного регистра соединены соответственно с первым и третьим тактовыми входами.

Источники информации, принятые во внимание при экспертизе

1. Заявка % 2473789/24, & 06 F 5/00, 04.04.77, по которой принятое решение о выдаче авторского свидетельства.

2. Папернов А. А. Логические основы цифровой вычислительной техники, М., Сов.радио, 1 972, рис. 1 1.

658554

Составитель Е. Пупырев

Редактор О. Стенина . Техред С. Мигай Корректор О. Ковинская

Заказ 2058/44 Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7i(-35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4