Усилитель считывания для матрицы однотранзисторных запоминающих элементов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЙ

Союз Советскик

Социалистических

Республик

И АВТОРСКОМУ СВЙДЕТЕДЬСТВУ (61) Дополнительное к авт. свид-ау (22) Заявлено 090876 (21) 2396008/18-24 с присоединением заявки Ио (23) Приоритет (54)м К 2

G 11 С 7/00

ll С 11/40

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 050579. Бюллетень Ио 17

Дата опубликования описания 050579 (5З) УД (б 81. 327 . 66 (088. 8) \

А.A.Êàññèõèí и П.П.Люмарав (72) Авторы изобретения (7)) Заявитель (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ДЛЯ МАТРИЦЫ

ОДНОТРАНЗИСТОРНЫХ ЗАПОМИНАЮЩИХ

ЭЛЕМЕНТОВ!

Изобретение относится к полупрб водниковой микроэлектронике и может найти применение при разработке МОПинтегральных схем для запоминающих устройств большой информационной емкости °

Известны усилители считывания, содержащие транзистор для предварительного заряда его узлов до напряжения, близкого к пороговому, и нагруэочные ,приборы, которые во время предварительного заряда выключаются для получения необходимого напряжения предварительного заряда и для снижения рассеиваемой мощности (1), 1э

Наиболее близким техническим решением является усилитель считывания для матрицы однотранзисторных запоминающих устройств, содержащий первый и второй транзисторы, соединенные триггерной связь;о, стоки которых соединены с истоками соответственно третьего и четвертого транзисторов, истоки первого и второго транзисторов соединены со стоком пятого транзистора, исток которого соединен с шиной нулевого потенциала, затвор — с одной иэ тактовых шин и шиной питания (2) . ЗГ

Их недостатками являются низкая скорость регенерации (восстановления, логической 1 и большой Период обращения при работе с запоминающим устройством, даже при значитель- ° ной провОдимости нагрузочных приборов, увеличивающим потребляемую усилителями считывания мощность, низкая чувствительность, обусловленная возникновением разности опорных напряжений на половинах разрядной линии при разбалансе их емкостей перед считыванием из элементов памяти эа счет емкостной связи их с шиной предварительного заряда через емкости транзисторов, вызывающей неодинаковые падения напряжения на половинах разрядной линии после выравнивания напряжения в них. Эта разность усугубляется при совместном падении напряжения на половинах разрядной линии, после, включения заземляющего транзистора.

Целью Изобретения является ïîâûшение чувствительности и быстродействия усилителя считывания, снижение потребляемой им мощности.

Поставленная цель достигается тем, что усилитель содержит шестой, седьмой и восьмой транзисторы и MOll-кон66160 денсатор, первый вывод которого соединен со второй тактовой шиной, второй вывод — c затворами третьего и четвертого транзисторов, стоки которых соединены соответственнб с истоками шестого и седьмого транзисторов, затворы которых подключены к третьей тактовой шине, а стоки — к шине питания, связанной с затвором и стоком восьмого транзистора, исток которого соединен со вторым выводом

МОП вЂ” конденсатора. 10

На фиг. 1 дана принципиальная схема

1 усилителя считывания. На фиг.2 диаграмма управляющих сигналов и переходных процессов.

Усилитель содержит транзисторы 1 )5 и 2 (логические) соединенные триггерной связью, стоки которых соединены с истоками соответственно транзисторов 3 и 4 (нагрузочных), истоки транзисторов 1 и 2 соединены со стоком транзистора 5, транзисторы 6 и 7 (ключевые), транзистор 8 (заряжающий)

МОП вЂ” конденсатор 9, шины тактового питания 10,11 и 12, шину 13 питания и шину 14 нулевого потенциала.

Усилитель работает следующим образом, Перед началом цикла обращения полонины разрядной линии 15 и 16 заряжаются транзисторами 17 и 18 до опорного напряжения 1)оп, которое

А1 несколько выше порогового, а накопительные емкости фиктивных элементов памяти 19 и 20 заряжаются до потендйала 0о„2 промежуточного между уровнями логического 0 и логической 1 транзисторами 21 и 22, на затворах которых действует между циклами отййрающ»ее напряжение предварительного заряда 23. С началом цикла напряжение сигнала 23 падает до уровня земли, и .все транзисторы 17,18,21,22 перестают. пу бйодить, а адресные сигналы проходят .яа входы дешифратора выбора строк (на чертеже не обозначен), который по сигналу яа шине 11 включаеТ;одну из: 45 линий выбора строк рабочих ячеек

s одной пблонине массива запоминающих элементов и фиктивных н другой, то есть 24 и, например 25- или 26 и, яапример 27 При этом вкч ются 50 выбирающие транзисторы одного рабочего и одного фиктивного элемента памяти и на отрезках разрядной линии, 15 и 16 устанавливаются новые потен циалы.

На стороне триггера, к которой подключается рабочий элемент памяти он принимает два значения U< либо U„„ f. »"â зависимости от того, что в яем хранится, 60 н(ом иог О» иог»о» ои1 н

С О

U н(лог»q Uon ) иог ч»- (-)о„„

1 .СLU+ С

5 4

t где U «напряжение на плечах триггера после предварительного заряда ат источника опорного напряже ния (си,, U ò о — напряжение логического 0, à Uиог g< — напряжение логической 1 в элементе памяти, С я — емкость накопйтельного конденсатора, например 28 или 29, Cw— полная емкость одной половины разрядной ликии 15 или 16, На другой стороне триггера, к которой подключается фиктинный элемент памяти, напряжение всегда равно сн с oo< C + с (асс Oon ), где Uqq q — напряжение на накопительной емкости фиктивного» элемента памяти 19 или 20 после окончания предварительного заряда от источника Uoд, Поскольку к емкостям плеч триггера 15 и 16 подключаются одинаковые емкости рабочей и фиктивной ячеек> то баланс емкостей не нарушается. Считанный из элемента памяти код появляется в виде разницы напряжений на отрезках разрядной

;линии 15 и 16, которые для логического 0 и логической 1 равны н Ос"o" 2 RAol "o" C +С (си2 Aoroo) ш н

3 1 " иог»1 1иог 4» 2" g +C (nor»4» oh2 н w

Одновременно, благодаря емкостной связи 9 затворов нагрузочных транзисторов, 30 с тактовой шиной 11, их перноначальное напряжение, доведенное транзистором 8 до напряжения с токового питания Пп эа вычетом порогового, повышается до уровня, превышающего напряжение стокового питания. Спустя небольшое время, необходимое для извлечения данных из элементов памяти, включается высокий уровень сигнс.ла

10 и начинает проводить заземляющий транзистор 5, Поскольку опорное напряжение U « на шинах 15 и 16 несколько выше порогового, то оба транзистора 1 и 2 включены и потенциалы обеих шин 15 и 16 начинают падать, причем быстрее на той, потенциал которой после считывания иэ элементов памяти был ниже, а в идеальном случае, когда транзисторы 1 и 2 имеют сонершенйо одинаковые геометрические размеры, крутизну и пороговые напряжения, а емкости шин 15 и 16 ранны, усилитель считывания может обнаружить бескояЕчяо малую разницу напряжений в фиктивной и рабочей ячейках.

13 реальной схеме существует яе симметрия. плеч триггера иэ-за разницы пороговых напряжений транзисторов 1 и 2, геометрических размеров их каналов, емкостей шин 15 и 16.

Эта,несимметрия приводит к тому, 661605 что требуется вполне определенная минимальная величина разности напряжений в рабочем и фиктивном элементе памяти, зависящая от величины разбаланса плеч триггера считывания, Основной вклад в него дает разность пороговых напряжений транзисторов

1 и 2, котоц я принципиально ограничивает чувствительность усилителя величиной этой разности, а также разбаланс емкостей плеч усилителя, который усугубляется тем, что рабочая.(на транзисторах 31 и 32) и фиктивная ячейка (на транзисторах 33 и 34) могут находиться на разных расстояниях от триггера и бла.годаря конечному времени рас пространения их сигналов по шинам 15 и 16 по-разному влиять на две стороны триггера.

Благодаря соединению затворов транзисторов 3 и 4 через емкость 9 с тактовой шиной 11 и емкостной связи этих затворов с шинами 15 и 16 за счет емкостей затвор — канал, при повышении напряжения на затворах на переднем фронте сигнала по шине ll из-за емкости 9 потенциалы шин 15 и 16 получают некоторое положительное приращение, зависящее в том числе от размеров каналов транзисторов

3 и 4. Причем меньшая емкость получает большее приращение напряжения и к моменту включения транзистора

5 ее потенциал оказывается выше потенциала противоположного плеча триггера, имеющего большую емкость.

При работе транзистора 5 эта меньшая емкость начинает разряжаться от большего потенциала, а параметры транзисторов 3 и 4 и емкостей шин 15

16 можно выбрать такими, что при падении потенциалов на 15 и 16 она не будет обгонять другое плечо, а направление переключения триггера будет определяться лишь сигналами, фор. мируемыми элементами памяти, а не асимметрией емкостей плеч, и чувстви. тельность усилителя в широком диапазоне разбросов емкостей плеч не будет зависеть от величин этого разброса.

Следующим включается тактовый сигнал по шине 12 и начинают проводить транзисторы 6 и 7, повышая через открытые транзисторы 3 и 4 потенциал в том плече триггера„ в котором он был выше после сигнала по шине 10 и данные, которые при считывании из элементов памяти разрушаются, вос станавливаются и возвращаются в .элементы памяти, из которых они, были извлечены. В конкретном столбце элементов памяти, определенном дешифратором выбора столбцов (на чертеже не обозначен)„ включается транзистор 35 по сигналу на входе 36 и считанный из элемента памяти код передается на мультиплексную шину ввод-вывод 34, с которой может быть считан.

В конце цикла считыв ани я выключаются выбранные в нем линии выбора. строк и данные фиксируются в элементах памяти и выключаются сигналы

10, 12 и 36, а включается сигнал предварительного заряда 23 и происхо

5 дит подготовка к следующему циклу обращения.

B цикле записи, в ходе которого прежнее содержимое элемента памяти заменяется новым, триггер в выбран-, р ном столбце опрокидывается извне по одному плечу через транзистор 35 кодом, установленным,,на мультиплексной шине ввода-вывода 37. Триггер устанавливает на шинах 15 и 16 и на на15 копительной емкости выбранного элемента памяти новые напряжения в соответствии с записываемым числом.

В невыбранных столбцах мультиплексная шина 37 не соединяется с триггерами и. они не обмейиваются с ней данными, а только восстанавлива. ют напряженйе на накопительных емкостях выбранных в них элементов памяти, которое спадает co временем под действием тока тепловой уте.ки через р-п переход. Предлагаемая схема усилителя считывания обладает чреимуществами перед известными.

В ней полностью устраняется отрицательное влияние разбаланса емкостей плеч усилителя на его чувствительность, вследствие чего можно исключить из фиктивных элементов. памяти накопительные конденсаторы, а из

35 схем запоминающего устройства-заряжающий их генератор опорного напряжения.

За счет последовательного включения мощных ключевых транзисторов 6 и 7, характеристика заряда которых

40 38 показана на фиг,2 с нагрузочными 3 и 4, на затворы которых подается благодаря емкости 9, в качестве которой используется обычная МОП-емкость, напряжение, превышающее напряжение

45 стокового питания, характеристика заряда которых 39, достигнута суммарная 40 характеристика с В 4 раза более высокой скоростью нарастания напряжения в плече триггера с логической 1 по сравнению с обычной нагрузкой 41 до уровня 0,9 — максимума при том же самом потреблении мощности в другом плече усилителя с логическим .0, Это преимущество может бйть использовано несколькими различными путями, Можно получить значительный выигрыш в мощности при прежнем быстродействии, можно суще ственно выиграть в быстродействии при неизменной мощности, либо одновременно уменьшить потребляемую мощность и улучшиТь быстродействие.

Кроме того, вследствие увеличения уровня логической 1, остающегося в элементе памяти после выключения

65 выбирающего транзистора и уменьшения

1605

1, I I

Время

Риг. 2

7 бб уровня логического О благодаря меньшей величине остаточного напряжения на низкой стороне триггера, которое в известных схемах получается большим из-за высокой проводимости нагрузочных транзистороВ, увеличивается сигнал, формируемый элементом памяти на разрядных линиях и величина накопительной емкости может быть уменьшена с соответствующим. уменьшением размеров элемента памяти и уменьшением размера кристалла с соответствующим увеличением процента выхода годных кристаллов.

Накопительная емкость может быть уменьшена дополнительно благодаря .высокой чувствительности предлагае мого усилителя высокой чувствительности предлагаемого усилителя считывания даже при значительном разбалансе емкостей его плеч.

Формула изобретения усилителем считывания для матрицы однотранэисторных запоминающих элементов, содержащий первый и второй транзисторы, соединенные триггерной ф 75 80 27 и

g>

1 а

ЦНИИПИ Заказ 2486/54

Тираж 680 Подписное

Филал ППП Патент, r.Óæãoðîä,óë.Проектная,4

8 ( связью„ стоки которых соединены с истоками соответственно третьего и четвертого транзисторов, истоки первого и второго транзисторов соедине.ны со стоком пятого транзистора, исток которого соединен с шиной ну5 левого потенциала, затвор - c одной из тактовых шин и шиной питания, отличающийся тем, что, с целью повышения чувствительности и быстродействия усилителя, он сор держит шестой, седьмой и восьмой транзисторы и МОП-конденсатор, hepвый вывод которого соединен со второй тактовой шиной, а второй вйвод — с затворами третьего и четвертого транзистора, стоки которых соединены соответственно с истоками шестого и седьмого транзисторов, затворы которых подключены к третьей тактовой шине, а стоки — к шине питания, связанной с затвором и стоком восьмого транзистора, исток которого соединен со вторым выводом МОП -конденсатора. Источники информации, принятые во внимание при экспертизе

-1, Электроника, 1973, Р 19

25 с, 48.

2. Э Е Е Е Томгпоб о1 Solid -State Cir anits wo6 SG-<0 4 -6>1976;р»7

Ю !