Ячейка памяти

 

Сокээ Советских

Социалистически»

Раслублик

Оп ИСАНИ Е

И ЗОБРЕТЕ Н Ия

К АВТОРСКОМУ СВИДИВЛЬСТВУ

637866 (61) Дополнительное к авт. свид-ву (22) Заявлено 05.07.77 (21) 2505573/18-24 с присоединением заявки №вЂ” (23) Приоритет

2 (51) М:- Кл.

G I I С 11/34

G 11 С 11/40

Государственник квинтет

СССР ев делам нзовретеней н вткрытнй

Опубликовано 15.12.78. Бюллетень № 46

Дата опубликования описания 2ь0479 (53) УДК

681,327.67 (088.8) (72) Авторы изобретения

А. В. Ерохин, b. Г. Коноплев, M. Ф. Пономарев и Л. H. Петров (71) Заявитель

Таганрогский радиотехнический институт им, В. Л. Калмыкова (54) ЯЧЕЙКА ПАМЯТИ

Изобретение относится к вычислительной,технике, в частности к полупроводниковым запоминающим устройствам.

Известны инжекционные ячейки памяти B запоминающих устройствах с совмещенной структурой в диффузионных областях. Эти ячейки памЯти, построенные полностью на полупроводниковых структурах, обеспечивают высокую степень интеграции элементов, низкую потребляемую мощность и предназначены для построения запоминающих устройств с произвольной выборкой (1), (2). Из известных ячеек памяти наиболее близкой к изобретению по технической сущности является ячейка памяти, содержащая первый и второи л-р-л- транзисторы, соединенные пере35 крестной связью, эмиттеры которых подключены к шине нулевого потенциала, а коллекторык соответствующим коллекторам первого р-л-ртранзистора — к соответствующим коллекторам

26 транзистора, база которого подключена к шине нулевого потенциала, а эмитгер -- к шине питания, и две разрядные шины (3).

Эта известная ячейка памяти имеет относительно большую потребляемую мощность в режиме записи и низкое быстродействие.

Целью изобретения является уменьшение потребляемой мощности при записи информации и повышение быстродействия. В предлагаемой ячейке памяти это достигается тем, что в нее введены третий п-р-л-транзистор, шина блокировки, дна резистора и второй, третий, четвертый и пятый р-л-р-транзисторы, базы которых подключены к шине нулевого потенциала, эмиттеры второго и третьего p-n-р-транзисторов соедийены с коллекторами четвертого и пятого р-л-ртранзисторов, с коллекторами третьего л-р-лтранзистора и через соответствующие резисторы подключены к шине питания, эмиттеры четвертого и пятого р-и-р-транзисторов соединены с соответстнуюшими разрядными шинами, шина блокировки подключена к базе третьего и-р-лтранзистора. эмиттер которого соединен с шиной нулевого потенциала. Кроме того, в ячейку памяти введены шина считывания, а нторой и-р-л-транзистор выполнен двухколлекторным, второй коллектор которого соединен с шиной считывания.

637866

20

На фиг, 1 представлена электрическая схема предлагаемой ячейки; на фиг. 2 — то же, вариант топологии с одноуровневой металлизацией.

Ячейка памяти представляет собой триггер на совмещенных полупроводниковых структурах, которые представлены на электрической схеме своими эквивалентами. Она содержит первый 1, второй 2, третий 3, четвертый 4 и пя тый 5 р-п-р-транзисторы, первый 6, второй 7, и третий 8 и-р-и транзисторы, два резистора

9 и 10, шину 11 питания, шину 12 нулевого потенциала, разрядные шины 13 и 14 и шину

15 считывания.

Считывание информации осуществляется подачей импульса в шину 11, в результате чего в зависимости от хранимой информации на шине считывания появляется соответствующий ток.

В режиме записи ток в шине питания понижается, а шина нулевого потенциала отключается, при этом в соответствующую разрядную шину 13 или 14 подается импульс тока. В результате несимметрии в питании ячейки памяти, она устанавливается в соответствующее, положение.

В режиме хранения информации ток в шине

11 понижается, в шину 12 невыбранных слоев подается уменьшенный ток, поэтому в ячейках памяти информация не искажается.

Преимущество предлагаемой ячейки памяти по сравнению с известной заключается в значительном снижении потребляемой мощности в режиме записи, обусловленном тем, что ток задается только в выбранную разрядную шину, а не во все невыбранные, а также в том, что считывание производится непосредственно с транзистора триггера через дополнительный коллектор.

Площадь ячейки памяти при этом увеличивается всего на 20% по сравнению с известной.

Формула изобретения

1. Ячейка памхти, содержащая первый и второй п-р-п-транзисторы, соединенные перекрестной связью, эмиттеры которых подключены к шине нулевого потенциала, а коллекторы — к соответствующим коллекторам первого р-и-ртранзистора, база которого подключена к шине нулевого потенциала, а эмиттер — к шине питания, и две разрядные шины, о т л и ч а ющ а я с я тем, что, с целью уменьшения потребляемой мощности при записи информации и повышения быстродействия ячейки памяти, она содержит третий п-р-п-транзистор, шину блокировки, два резистора и второй, третий, четвер тый и пятый p-n-р-транзисторы, базы которых подключены к шине нулевого потенциала, эмиттеры второго и третьего р-и-р-транзисторов соединены с коллекторами четвертого и пятого р-п-р-транзисторов, с коллекторами третьего и-р-и-транзистора и через соответствующие резисторы подключены к шине питания, эмиттеры четвертого и пятого р-п-р-транзисторов соединены с соответствующими разрядными шинами, шина блокировки подключена к базе третьего

25 п-р-л-транзистора, эмиттер которого соединен с шиной нулевого потенциала.

2. Ячейка памяти по и, 1, о т л и ч а ю щ а яс я тем, что она содержит шину считывания, а второй п-р-и транзистор выполнен двухколлекО торным, второй коллектор которого соединен с шиной считывания.

Источники информации, принятые во внимание при экспертизе:

1. "Микроэлектроника". 1977, т. 6, вып. 2, с. 108.

2, "Электроника" (пер. с англ.). 1972, N 4, с. 42-46. ,З..З.К.В1ед1ттапп, High-Зепь 1

5takjc З1ро8сц Мейэо ц, Di еь| от Technica Раре a,Ç Е Е6:155-СС, 19?3, ГЕЬ1 М а1 У, Р.9L-92 .

637866

1t п

Составитель Ю, Ушаков

Техред О. Андрейко Корректор А. Гриценко

Редактор Л. Тюрина

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 7124/42 Тираж 675 Подписное

ЦНИИПИ Государственного комитета СССР ло делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5