Ячейка памяти

 

7, Ю. А. Аверкин, В, Q, Костюк, В, П. Сидоренко, В. H. Смирнов, Ю. П, Троценко, В. П. Чекалкин, Н. И. Хпынский и Ю. А. Юхименко (72) Авторы изобретен ня (71) Заявитель (54) ЯЧЕЙКА ПАМЯТИ

Изобретение относится к вычислнтеп ной технике, s частности к запоминаюшии устройствам.

Известны ячейки памяти, построенные на основе МДП-структур, с двумя шинами выборки, например однотранзисторная ячейка памяти, содержашая ключевой МЙПтранзистор с присоединенной к его истоку емкостью (11. Малое жзличество элементов и минимальное число шин позволя1о ют достигнуть высокую пло жоспь ячеек на кристалле.

Однако в этом устройстве считывание информации производитси непосредственно с запоминающей емкости, безусиления сит нала в самой ячейке, что влечет за собой необходимость получения номинала этой емкости, соизмеримого с емкостью разрядной шины матрицы. Причем, чем больше матрица, тем большей должна быть эта емкость, и при прочих равных условиях тем больше размер ячейки н меньше ев быстродействие.

Кроме того, однотранзисторная ячейка требует сложной органиэации обрамления матрицы, связанной с усилением считываемого потенциала н разрушением информапин при считывании.

Наиболее близким по технической сушности к предлагаемой является ячейка памяти, содержашая трн MQH-транзистора, затвор н исток первого транзнстора подключены соответственно к адресной и разрядной шинам, сток его соединен с истоком второго транзистора, затвор которого подключен к истоку третьего транзистора, и шины тактовых импульсов и пнтанияt2j.

Кроме обшего для всех ячеек памяти динамического типа и матрип на нх основе недостатка, связанного с необходимостью периодического последовательного опроса и регенерации записанной в ннх информации, когда ОЗУ работает только само на себя, укаэанная ячейка имеет еше ряд недостатков. Величины напряжений и временные интервалы прн считывании у нее критичны: с одной стороны, такая

681455

3 ячейка требует двухуровневого сигнала запись-считывание, а с другой, если длительность импульса считывания слишком велика, может произойти разрушение информации, если слишком мала, емкость разрядной шины разрядится. К тому же, сигнал считывания при регенерации инвер*. нруется, что требует введения в ОЗУсхе мы, учитывающей номер обращения к ячейке. Сравнительно невысоко и. быстродейсъ вие ячейки, обусловленное низким уровнем ре напряжении, подаваемого на адресную шину при считывании.

Ilemь изобретения повышение надеж ности и быстродействия ячейки памяти.

Поставленная цель достйгается тем, 13. что в ячейке памяти. сток второго транзистора подключен к шине питания, исток его соединен со стоком третьего транзис» тора, затвор которого подключенк шине тактовых импульсов. 31

На чертеже представлена принципиальная схема ячейки памяти.

Ячейка памяти содержит первый транзистор 1 информации, затвор и истокего подключены соответственно к адресной

2 и разрядной 3 шинам, а сток- к истоку Второго транзистора 4, затвор ко торого соединен с истоком третьего транзистора 5. Сток второго транзистора 4 подключен к шине питания 6, исток его соединен со стоком третьего транзистора 5, затворкоторого подключен к шине

7 тактовых импульсов.

Часть затвора транзистора 5, примыкающая к истоку, образует МДП-структуру или с более низким значением порс»r ового напряжения (включая изменение своего знаке на противоположный), или с более высокой удельной емкостью, чем другая часть.

46

Часть схемы, содержащая второй 4 и третий 5 транзисторы, при наличии! питающих напряжений, приложенных к ши нам 7 и 6, обеспечивает устойчивое под держание двух состояний потенциала затвора транзистора 4.

Запись информации в ячейку (т. е. потенциала на затвор транзистора 4) осушествляется путем подачи сигналов на

$O адресную шийу тактового питания 6, отпираюшнх первый и второй транзисторы при заряженной или разряженной разрядной шине 3 в зависимости от того, записывается логическая единица или нуль.

Считывание информациипроизводится на разрядную шину 3 при подаче на ад/

4 ресную шину 2 напряжения, отпираюшего первый транзистор 1. Uerrb считывания содержит шину питания 6, второй 4 и первый 1 транзисторы. Если в ячейке записана логическая единица, т. е. потенциал, превышающий пороговое напряженив

hTopoto транзистора 4, то он открыт и происходит заряд разрядной шины 3 по указанной цепи. В случае логического нуля цепь считывания разорванаи на разрядной шине сохраняется нулевой потенциал. В силу того, что считывание производится не непосредственно с запоминающей емкости затвора второго транзистора 4 записанная информация при этом не разрушается.

Предлагаемая ячейка памяти является ячейкой квазистатнческого типа, обладаю шей способностью устойчивого хранения двухсостояний и позволяющей оперативно перезаписывать и считывать информацию.

Она позволяет производить регенерацию информации одновременно во всех ячейКах матрицы и обеспечивает неразрушаюшее ее считывание.

Благодаря возможности подачи сравни» тельно высоких напряжений на затвор тран» зистора 1 при считывании предлагаемая ячейка обладае более высоким быстродействием. Кроме того, упрощается схема матрицы, выполненной на предлагаемых ячейках.

Формула изобретения

Ячейка памяти, содержащая три МДП транзистора, затвор и исток первого транзистора подключены соответственно к адресной и разрядной шинам, сток его соединен с истоком второго транзистора, затвор которого подключен к истоку третьего транзистора, и шины импульсов и питания, о т л и ч а ю ш а я с s тем, что, с целью повышения надежности и быстродействия ячейки, в ней сток второго транзистора подключен к шине питания, исток его соединен со стоком тре п.его транэис тора, затвор которого подключен к шине тактовых иътулы= ов.

Источники информации, принятые во внимание при экспертизе

1. Зарубежная радиоэлектроника, 1975, ¹ z, с. 77.

2. Патент США ¹ 3706079, кл. 340-1736, опубл. 12.12.72.

681455

Составитель В. Фролов

Редактор" Т. Иванова Тирад Э. Чужик Корректор.: С. Шекмар

Заказ 5094/46 Тираж 681 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раущская наб., д. 4/5

Филиал ППП Патент. г. Ужгород, ул. Проектная, 4