Устройство для суммирования двоично-десятичных кодов

 

О П И С А Н И Е (1„691851

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Реся (61) Дополнительное к авт. свид-ву (22) Заявлено 27.09.76 (21) 2406473/18 — 24

Ic5l)M. Кл.

G 06 F 7/50 с присоединением заявки Рй

Гвсударствеиньб иеиитет

СССР ев делам изоврвтвнвй и втер@тай (23) Приоритет

Опубликовайо 15.10,79. Бюллетень М 38 (53) УД 1(681.325.5 (088.8) Дата опубликования описания 15.10.79

Г. Е. Пухов, М. В. Синьков, А. И. Закидальс

Ю. М. Рябинин, В. К. Габелко и Н. Б, Нифо (72) Автори изобретения дмитров, (1 (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ

ДВОИЧНΠ— ДЕСЯТИЧНЫХ КОДОВ Изобретение относится к области вычислительной техники, в частности к арифметическим устройствам с десятичной системой счисления, Изобретение может быть использовано в многоразрядных десятичных сумматорах с ко- . дированием (1 — 2 — 4 — 8) и представляет собой о19юразрядный деоятичный сумматор.

Известны устройства для суммирования двоично-десятичных кодов, в которых имеются технические решения, направленные на ускорение процесса считывания. Ускорение суммирования двоично-десятичных кодов достигается, в частности, формированием сигнала десятичного переноса из сигнала входного пере. носа и пескорректированиых сигналов двоичных сумм, который затем используется для получения скорректированной двоично-десятичной суммы t 1-3).

Недостатком известных устройств являются малое быстродействие из-за запаздывания сигнала выходного переноса относительно сигнала входного переноса, что особенно снижает эффективность использования этого устройства

2 в младших разрядах многоразрядного десятичного сумматора, и сложность аппаратурного решения формирования сигнала выходного пе., реноса . 5

Известно также устройство для суммирования двоично-десятичных кодов, содержащее трехразрядный двоичный сумматор, входы nep soro разряда которого подключены к входам ! первых разрядов операндов н входу переноса устройства, а прямой выход подключен к первому разряду выхода суммы устройства, входы третьего разряда подключены к входам третьих разрядов операндов, блок формирования под готовительных функций, блок формирования

15 десятичного переноса и блоки формирования второго, третьего и четвертого разрядов суммы, выходы которых соединены соответствен но со вторым, третьим и четвертым разрядами выхода суммы устройства, первый, второй, третин, четвертый, пятый и шестой входы блока формирования подготовительных функций соединены со входами соответственно вторых, третьих и четвертых разрядов первого

-и второго операндов, а первый и второй вы3 69185 ходы подключены соответственно к первому и вто рому входам блока формирования десятичного переноса, прямой выход которого соединен с выходом переноса устройства, и блока формирования четвертого разряда суммы, входы бло; ка формирования второго разряда суммы соединены с прямыми и инверсными выходами второго разряда трехразрядного двоичного ,сумматора и блока формирования десятичного переноса, первый и второй входы блока формирования третьего разряда суммы соединены с прямыми выходами второго и третьего разрядов трехразрядного двоичного сумматора, инверсный выход второго разряда которого соединен с третьиМ входом блока формирования третьего разряда суммы, инверсный выход блока формирования десятичного переноса подключен к четвертому входу блока формирования третьего разряда суммы (41.

Недостатком известного устройства является низкое быстродействие, обусловленное сравнительно медленным формированием сигнала десятичного переноса. Это связайо с тем, что входными сигналами блока формирования десятичного переноса помимо сравнительно быстро реализуемых подготовительных функций являются сигналы суммы второго и третьего разрядов двоичного сумматора, а также перенос из третьего разряда.

Целью изобретения является повышение быстродействия устройства.

Для этого третий, четвертый, пятый и шестой выходы блока формирования подготовительных функций подключены к соответствующим входам блока формирования десятичного переноса, седьмой вход которого соединен с инверсным выходом переноса первого разряда трехразрядного двоичного сумматора, который соединен также с третьим входом блока формирования четвертого разряда суммы, четвертый вход которого подключен к прямому выходу блока формирования десятичного переноса и пятым входом блока формирования третьего разряда суммы, шестой вход которого подключен к инверсному выходу третьего разряда

" трехразрядного двоичного сумматора, инверсный выход переноса которого соединен с пятым входом блока формирования четвертого разряда суммы, третий и четвертый выходы блока формирования подготовительных функ,ций подключены к входам второго разряда трехразрядного двоичного сумматора."

Поставленная цель достигается также тем, что блок формирования подготовительных функций содержит четыре элемента И вЂ” ИЛИ вЂ” НЕ

55 и два элемента И вЂ” НЕ, причем первый и вто,рой входы блока соединены со входами пер врго элемента И вЂ” НЕ и соответственно с пер1 4

1 вой и второй группами входов первого элемента И вЂ” ИЛИ вЂ” НЕ, третий, четвертый входы блока соединены соответственно с первой и второй группами входов второго элемента

И вЂ” ИЛИ вЂ” НЕ, пятый и шестой входы блока соединены со входами второго элемента И вЂ” НЕ и соответственно с первой и второй группами входов третьего и четвертого элементов

И вЂ” ИЛИ вЂ” НЕ, третья группа входов четвертого элемента И вЂ” ИЛИ вЂ” НЕ соединена с третьим и четвертым входами блока, выходы третьего элемента И вЂ” ИЛИ вЂ” НЕ и второго элемента

И вЂ” НЕ.соединены соответственна с первым и вторым выходами блока, выходы первого эле. мента И вЂ” ИЛИ вЂ” НЕ, первого элемента И вЂ” НЕ, второго и четвертого элементов И вЂ” ИЛИ вЂ” НЕ подключены соответственно к третьему; четвертому, пятому и шестому выходам блока.

Блок формирования десятичного переноса содержит элемент НЕ и элемент И вЂ” ИЛИ вЂ” НЕ, первая группа входов которого соединена с первым и пятым входами блока, вторая группа входов — с шестым и седьмым входами блока, третья группа входов — с четвертым и шестым входами блока, четвертая группа входов — с первым, третьим и седьмым входами блока, пятая группа входов — со вторым, третьим, пятым и седьмым входами блока, выход элемента И вЂ” ИЛИ вЂ” НЕ подключен к прямому выходу блока, а через элемент

НŠ— к инверсному выходу блока. Блок формирования третьего разряда суммы содержйт элемент И вЂ” ИЛИ вЂ” НЕ, первая группа входов которого соединена с четвертым и шестым входами блока, вторая группа входов — с первым и четвертым входами блока, третья группа входов — со вторым, третьим и шестым входами блока, выход элемента И вЂ” ИЛИ вЂ” HE соединен с выходом блока, Блок формирования четвертого разряда суммы содержит элемент И вЂ” ИЛИ вЂ” НЕ, первая группа входов которого соединена с третьим и четвертым входами блока, вторая группа входов — со вторым и четвертым входами блока, третья группа входов —: с первым и пятым входами блока, выход элемента

И вЂ” ИЛИ вЂ” HE соединен с выходом блока.

На фиг. 1 представлено устройство для суммирования двоична-десятичных кодов, блоксхема; фиг. 2 — 3 — то же, принципиальная схема.

Устройство содержит трехразрядный двойчный сумматор 1,. состоящий из трех последовательно соединенных одноразрядных двоичных сумматоров 2 — 4, блоки 5 — 7 формирования второго, третьего и четвертого разрядов суммы, блок 8 формирования подготовитель691851,ных функций и блок 9 формирования деся тичного переноса.

Одноразрядные двоичные сумматоры2-4могут быть реализованы, например, как показа но на фиг. 2, 3 и элементах И вЂ” ИЛИ вЂ” НЕ 10- 5 ,15 и элементах BE 16 — 18.

Блоки 5 — 7 формирования второго, третьего и четвертого разрядов суммы и содержат элементы H-HJIH — BE 19 — 21 0

Блок 8 формирования подготовйтельньтх функций содержит элементы И вЂ” ИЛИ-НЕ 2225 и элементы И вЂ” НŠ— 26 — 27.

Блок 9 формйрования десятичного перекоса содержит элемент И-ИЛИ вЂ” НЕ 28 и элемент

НЕ 29.

Поставленная цель достигается тем, что момент начала формировгйния сигнала выходного (десятичного) переноса определяется моментом прихода сигнала входного переноса; при этом сокращается время формирования сигнала десятичного переноса (qlo), С этой целью блок

8 формирования подготовительных функций использует :входные сигналы трех старших двоичных разрядоВ (а2, b2, аз, Ьз, а4. Ь4) 2S для реализации следующих логических функций

1т2 а2 а b2 .. p2 а2 b2

30 п2 "азчЬз 7 = wvb4va2.Ьз а а4чЬ4 p4 = е4Ь4 . Эта реализация осуществляется с помощью элементов И вЂ” НЕ 26 — 27 и И вЂ” ИЛИ вЂ” НЕ 22 — 25.

Время формирования сигналов, представляющих собой вышеуказанные подготовительные функции, не превышает задержки (т,) в элементе

И вЂ” ИЛИ вЂ” НЕ. Выходные сигналы блока 8 формирования подготовительных, функций 122 цз а а Р2> 71а р4 подаются на блок 9 формирования десятичного переноса, на который, icpo- 40 ме того, подан сигнал q2, сформированный на одноразрядном сумматоре из сигнала Мод ного переноса gl и входных сигналов младшего двоичиого разряда а1, Ь1. При этом сигнал «Ц2 реалйзуется элементом И вЂ” ИЛИ вЂ” НЕ 4

10 аа%юБ;а .

Вйходгной,сигнал блока формирования десятичного переноса образуется элементом И вЂ” ИЛИ вЂ” HE50

28 и определяется выражением

Ц1о еМ12зм742Ч7РЖ24а2ЦМ4 тз 12Ц2

При этом время формирования сигнала qlo меньше или равно тз. Многократное использо- з5 ванне выше . перечисленных сигналов подготовительных функпий позволяет уменьшить объем аппаратуры за счет введения новых свя6 эей, С этой целью выходные сигналы а2, р2 блока 8 формирования подготовительных функ ций поступают также на два соответствующих входа второго разряда двоичного сумматора 1, а два других выходных сигнала а4, Р4 поступают на два соответствующих входа блока фор-1 мирования четвертого разряда суммы 7. Кроме того, на остальные входы укаэанного блока поступают также сигналы q2 с выхода. первого разряда двончного сумматора 1, q4 с выхода третьего разряда и сигнал десятичного переноса qlp При этом выходной сигнал S4 блока формирования четвертого разряда йвоичнодесятичной суммы реализует логическую операцию

S4 Ц2Ч10 Ц10(4ЧЦ4©4

Устройство работает следующим образом.

На одноразрядный сумматор 2 поступают сигналы младшего двоичного разряда а1Ь1 и сигнал входного переноса ql с выхода предыдущего десятичного разряда. Сумматор 1 фоормирует сигцал отрицания разрядной суммы (Vl) и сигнал отрицания входного переноса (ц2) в соответствии с выражениями

g2 Ц1 а1чЦ1blv а1Ь, 71 el bl ql v g2el V Ц2Ь1м g2gl

Выходной сигнал Ц2 сумматора 1 поступает на вход блока формирования десятичного переноса, иа вход блока формирования четвертого разряда суммы 7 и на вход одноразрядного двоичного сумматора 3. Выходной сигнал Vl поступает также на вход элемента

НЕ 16, выходной сигнал которого представляет собой сигнал 81 младшего разряда двоично-десятичной суммы, т.е. один из выходов устройства.

Входные сигналы старших двоичных разрядов

, слагаемых а2, b2, аз, b2, a4, ba поступают на блок

8 формирования подготовительных функций, выходные сигналы которого представляются выражениями ггг = агчагг чг азЬг ггз - азчЬз 7 гЧ Рг =азазчазчЬз (x4 = а4ъ(Ь4 р4 а4 Ь4

Выходные сигналы блока 8 формирования подготовительных функций поступают на блок

12, который образует выходной сигнал qlp вида . ql p = с14озЧ7Ц21 7р2ч<24112Ц2чА 22122Ц2 ч

Выходные сигналы а2 Р2 блока 8 формирования подготовительных функций поступают также на вход одноразрядного сумматора 3, вы69

50 ходные сигналы сумматора 3 представляются выражениями.

q3 2VP2 q2

- ЧзqAl4q3V <252

Выходной сигнал поступает на одноразрядный сумматор 4, на который поданы также входные снгналы азЬ3, Выходные сигналы q4, Ч сумматора 4 представляются выражени, ями

V3 = аз озРзч%4азЧ q4b3v ч4чз

ВыходнОй сигнал q4 поступает на вход блока формирования четвертого разряда суммы 7, а сигнал 73: поступает на вход элемента

НЕ 18 и блок формирования третьего разряда суммы 6. Выходной сигнал V3 с выхода: элемента НЕ 18 подается также на блок формирования третьего разряда суммы 6. Выходной сигнал сумматора 3 V2 поступает на вход элемента НЕ 17 и на входы блоков формирования второго и третьего разрядов суммы

5 и 6. Сигпал V2 с выхода элемента НЕ 17 также подается на входы этих блоков.

Выходные сигналы а р4 блока 8 формирования подготовительных функций поступают также непосредственно на вход блока формирования четвертого разряда суммы 7. Выходные сигналы S2, S3, 84 блоков формирования второго, третьего и четвертого разрядов суммы 5 — 7 являются выходными сигналами устройства так же,как и S>, и представляются выражениями .

s vv,=v я = vz0>ovv,0>o

83 зq30 V Q3 2Ч 2 3q>0

84 Ц2Ч10ЧЧ10Р4М Ч4Ц4

Использование изобретения позволяет повы,сить быстродеййвие многоразрядных десятичных сумматоров и уменьшить объем требуе.мого. оборудования. Сравнительный анализ показал, что реализация предлагаемого устройства позволяет сократить время задержки формирования сигнала десятичного переноса не менее, чем в 2,5 раза и не превышает 2 тз, где тз — время задержки в одном логическом элеметтте И вЂ” ИЛИ вЂ” НЕ.

1851

35 ходы подключены соответственно к первому

8 рядов операндбв и входу переноса устройст. ва, а прямой выход подключен к первому разряду выхода суммы устройства, входы третьего разряда подключены к входам третьих разрядов операндов, блок формирования подготовительных функций, блок формирования десятичного переноса и блоки формирования второго, третьего и четвертого разрядов суммы, выходы которых соединены соответственно со вторым, третьим и четвертым разряда,ми выхода суммы устройства, первый, второй, третий, четвертый, пятый и шестой входы блока .формирования подготовительных функций соединены co входами соответственно вторых, третьих и четвертых разрядов первого и второго операндов, а первый и второй выи второму входам блока формирования десятичного переноса, прямой выход которого сое 0 динен с выходом переноса устройства, и блока формирования четвертого разряда суммы, входы блока формирования второго разряда суммы соединены С прямыми и инверсными выходами второго разряда трехразрядного двоичного сумматора и блока формирования десятичного переноса, первый и второй входы блока формирования третьего разряда суммы соединены с прямыми выходами второго и третьего разрядов трехразрядного двоичного сумматора, инверсный выход второго разряда которого соединен с третьим входом блока формирования третьего разряда суммы, инверсный выход блока формирования десятичного йереноса подключен к четвертому входу блока формирования третьего разряда суммы, о т-л и ч а ю щ е е с я тем, что, с целью повышениябыстродействия устройства, третий, четвертый, пятый и шестой выходы блока фор40 мирования подготовительных функций подключены к соответствующим входам блока формирования десятичного переноса, седьмой вход которого соединен с инверсным выходом переноса первого разряда трехразрядного двоичного сумматора, который соединен также с третьим входом блока формирования четвертого разряда суммы, четвертый вход которого подключен к прямому выходу блока формирования десятичного переноса и пятый входом блока формирования третьего разряда суммы, шестой вход которого подключен к инверсному выходу третьего разряда трехразрядного

Формула изобретения

1. Устройство для суммирования двоичнодесятичных кодов, содержащее трехразрядный двоичный сумматор, входы первого разряда которого подключены к входам первых раэдвоичного сумматора, инверсный выход переноса которого соединен с пятым входом блока формирования четвертого разряда суммы, третий и четвертый выходы блока формирования подготовительных функций подключены к входам второго разряда трехразрядного двоичного сумматора.

691851 ф

2. Устройство для суммирования двоичнодесятичных кодов по п. 1, о т л и ч а ющ е е с я тем, что блок формирования подготовительных функций содержит четыре элемента И вЂ” ИЛИ вЂ” НЕ и два элемента И вЂ” НЕ, цри- э ,чем первый и второй входы блока соединены со входами первого элемента И вЂ” НЕ и comветственно с первой и второй группами входов первого элемента И вЂ” ИЛИ-НЕ, третий и четвертый входы блока соедииены соответствен-1О но с первой и. второй группимн входов второго элемента И вЂ” ИЛИ-НЕ, пятый и шестой . входы блока соединены со входами второго элемента И вЂ” НЕ и соответственно с первой и второй группами входов третьего и четвертого элементов И вЂ” ИЛИ вЂ” НЕ, третья групна входов четвертого элемента И вЂ” ИЛИ вЂ” НЕ соединена с третьим и четвертым входами блока, выходы третьего элемента И вЂ” ИЛИ вЂ” НЕ и второго элемента И вЂ”.НЕ соединены соответственйо с первым и вторым выходами блока, а выходы первого элемейта И вЂ” ИЛИ вЂ” НЕ, nepsoro элеь ента И-НЕ, второго и четвертого элементов

И вЂ” ИЛИ вЂ” НБ подключены соответственно к третьему, четвертому, пятому и шестому выходам блока.

3. Устройство для суммирования двоичнодесятичных кодов по п. 1, о т л и ч а ющ е е с я тем, что блок форьйровайия десятичного переноса содержит элемент НЕ и элемент И вЂ” ИЛИ вЂ” НЕ, первая группа входов которого соединена с йервым и пятым входами блока, вторая rpymta входов — с шестым и седьмым входами блока и третья группа входов— с четвертым и шестым входами блока, четвер-,з тая группа входов — с первым, третьйм и седЬмым входами. блока, пятая группа входов — со вторым, третьим, пятым и еедьмым входами

1О блоки, выход элемента И вЂ” ИЛИ вЂ” НЕ подключен к прямому выходу блока, а через элемент

НŠ— к инверсному выходу блока.

4. Устройство для суммирования двоичнодесятичных кодов по п. 1, о т л и ч а ющ е е с я тем, что блок формировжия третье-го разряда суМмы содержит элемент И вЂ” ИЛИ вЂ” НЕ, ttepsaa группа входов которого соединена с четвертым и шестым входами блока, вторая группа входов — с первым и четвертым входами блока, третья грутша входов — со вторым, третьим и шестым входами блока, выход элемента И вЂ” ИЛИ вЂ” НЕ соединен с выходом блока.

5, Устройство для суммирования двоичнодесятичных кодов по п. 1, о т л и ч а ю. щ е е с я тем, что блок формирования четвертого разряда суммы содержит элемент

И-ИЛИ-НЕ, первая группа входов которого соединена с третьим и четвертым входами блока, вторая группа входов — со вторым и четвертым входами блока, третья группа входов— с первым и пятым входами блока, выход элемента И вЂ” ИЛИ вЂ” НЕ соединен с выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Карцев М. А. Арифметика цифровых машин. М., "Наука", 1969, с. 168, 2, Агравал. Ускоренное сложение двоичнодесятйчных чисел, — Электроника" Р 23, 1976, с. 56.

3. Карцев М. А. Арифметика цифровых машин. М., "Наука", 1969, с. 195.

4. Сергеев Н, П. и др.. Повышение быстродействия цепей переноса в десятичных сумматорах для кода 8421, Известия вузов, сер. Приборостроение, Р 5, 1974, с. 65.

691851

Р g)g v у, ФЬгз

Редактор Ю, Челюканов

Заказ 6217/39

Тираж 780 Подписное

ЦНИИПИ Государственного комитета СССР но делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП "Патент", r, Ужгород, ул. Проектная, 4

1 г 3

Техред Л.ЛлфероваКорректор Т. Скворцова.