Устройство для одновременного суммирования нескольких двоичных чисел

 

<>673035

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Саветскик

Социалистических

Ресиублик (61) Дополнительное к авт. свид-ву— (22) 3 а я вл ен о 18,08.77 (21) 2517452, 18-24 с присоединением заявки— (23) Приоритет— (43) Опубликовано 07.01.82. Бюллетень № 1 (45) Дата опубликования описания 07.01.82 (51) М.Кл. 6 06 F 7/50

Хосуда рственный комитет по делам изобретений и открытий (53) УДК 681.325 (088.8) (72) Авторы изобретения

H А. Слюсарев, И. С. Храмцов и A. A. Аредов (71) Заявитель

РД1Ь (54) УСТРОЙСТВО ДЛЯ ОДНОВРЕМЕННОГО

СУММИРОВАНИЯ НЕСКОЛЬКИХ ДВОИЧНЫХ ЧИСЕЛ

Ф %3b )

Изобретение относится к области вычислительной техники и может быть исполь-. зовано в универсальных цифровых вычислительных машинах высокого быстродействия.

Известны устройства для одновременного суммирования нескольких двоичных чисел, представляющие собой древовидную конструкцию из сумматоров с -запоминанием переносов или из сумматоров с приведением переносов (11.

Однако такие устройства имеют недостаточное быстродействие в связи с большим числом последовательно соединенных сумм атор ов.

Наиболее близким аналогом изобретения является устройство для одновременного суммирования нескольких двоичных чисел, содержащее трехвходовые сумматоры, регистры поразрядных сумм и поразрядных переносов и буферные регистры, входы первого сумматора соединены с входными шинами первого, второго и третьего слагаемых устройства, входы второго сумматора соединены с входными шинами четвертого, пятого и шестого слагаемых устройства, выходы первого сумматора и выход суммы второго сумматора соединены с входами третьего сумматора, выход суммы третьего сумматора соединен с входом первого буферного регистра, выход переноса третьего сумматора соединен с входом второго буферного регистра, выхо,.т, переноса второго сумматора соединен с входом третьего буферного регистра, первый вход,åòâåðòîãî сумматора соединен с выходом четвертого буферного регистра, второй вход четвертого сумматора соединен с выходом пятого буферного регистра, тре10 тпй вход четвертого сумматора соединен с выходом шестого буферного регистра, выход суммы четвертого сумматора соединен с входом регистра поразрядных сумм, выход переноса четвертого сумматора соеди15 нсн с входом регистра поразрядных переносов, выход регистра поразрядных сумм соединен с выходной шиной поразрядных сумм устройства, выход регистра поразрядных переносов соединен с выходной ши20 ной поразрядных переносов устройства и с входом шестого буферного регистра (2).

Однако это устройство имеет недостаточное быстродействие в связи с большим числом последовательно соединенных сум25 маторов.

Целью изобретения является увеличение быстродействия устройства.

Для достижения этой цели в устройство введен суммирующий блок, первый вход которого соединен с выходом первого бу673035 ферного регистра, второй вход — с выходом второго буферного регистра, третий вход — с выходом третьего буферного регистра, четвертый вход — с выходом рсгистра поразрядных сумм, первый выход суммирующего блока соединен с вх""..:,ом четвертого буферного регистра, а второй выход — с входом пятого буферного регйстра.

Цель достигается также тем, что суммирующий блок содержит в каждом разряде логические элементы Исключающее

ИЛИ, И и ИЛИ, причем входы первого элемента Исключающее ИЛИ и первого элемента И подключены к первому и вто- 15 рому входам соответствующего разряда суммирующего блока, третий и четвертый входы которого подключены к входам второго элемента Исключающее ИЛИ, выход первого элемента Исключающее ИЛИ соединен с первыми входами третьего элемента Исключающее ИЛИ и второго элемента

И, вторые входы которых подключены к третьему входу соответствующего разряда суммирующего блока, четвертый вход которого соединен с первым выходом третьего элемента И, второй вход которого соединен с выходом третьего элемента Исключающее ИЛИ, а выход — с первым входом первого элемента ИЛИ, второй вход которого подключен к вь|ходу четвертого элемента И, входы четвертого элемента

Исключающее ИЛИ подключены к выходам первого и второго элементов Исключающее ИЛИ, а выход — к первым входам четвертого элемента И и пятого элемента Исключающее ИЛИ, вторь1е входы которых подключены к входу переноса из предыдущего разряда суммирующего блока, входы второго элемента ИЛИ соедине- 4о ны с выходами первого и второго элементов

И, а выход — с выходом переноса в последующий разряд суммирующего блока, выходы пятого элемента Исключающее ИЛИ и первого элемента ИЛИ подключены соот- 45 ветственно к первому и второму выходам данного разряда суммирующего блока.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — два разряда суммирующего блока.

Устройство. содержит трехвходовые сум. маторы 1, 2, 3, 4, буферные регистры 4, 5, 6, суммирующий блок 7, буферные регистры 8, 9, 10, трехвходовый сумматор 11, регистр поразрядных сумм 12, регистр по- 55 разрядных переносов 13, входные шины слагаемых 14, 15, 16, 17, 18, 19 устройства, выходную шину 20 поразрядных сумм устройства и выходную шину 21 поразрядных переносов устройства.

Суммирующий блок 7 содержит в каждом разряде элементы Исключающее ИЛИ

22, 23, 24, 25, элементы И 26, 27, элемент

ИЛИ 28, элемент Исключающее ИЛИ 29, элементы И 30, 31, элемент ИЛИ 82, входы 66

33, 34, 35, 36 разряда блока, выходы 37, 38 разряда блока, вход 39 переноса из предыдущего разряда блока, выход 40 поpc»oem из предыдущего разряда блока.

Сложение двоичных чисел на предлагаемом устройстве может производиться непрерывно. В то время как информация первых шести слагаемых, обработанная на логике первого уровня (сумматоры 1, 2, 3) (фиг. 1) и на логике второго уровня (суммирующий блок 7), поступает на буферные регистры 8, 9, 10 второго уровня, на входные шины слагаемых 14, 15, 16, 17, 18, 19 подается следующая группа слагаемых.

Одновременно с поступлением информации первых шести слагаемых, обработанной на логике третьего уровня (сумматор 11) и имеющей вид поразрядных сумм и перекосов результата сложения, на регистры поразрядных сумм 12 и поразрядных переносов 13, информация второй группы слагаемых, обработанная на логике первого уровня, поступает на буферные регистры

4, 5, 6 первого уровня. Таким образом, осуществляется совмещение во времени нескольких последовательных операций сложения.

Устройство работает в режиме с накоплением суммы.

Результат сложения очередной группы слагаемых добавляется к результату сло;кением следующей группы слагаемых на стадии его формирования.

Таким образом, производится накапливание суммы.

Структура суммирующего блока 7 показана на примере выполнения двух разрядов (фиг. 2).

Разряды слагаемых c.,:.I1 и b,+ (а;+Ь;) подаются на входы 33 и 34 разряда блока и соответственно на входы элемента Исключающее ИЛИ 22 и на входы элемента

И 31. Разряды слагаем ",õ c;yi и d;, (с, и d,) подаются на входы разряда блока н соответственно на входы элемента Исключаюгцее ИЛИ 24. Кроме того, разряд слагаемого c; t (с;) подается на первый вход элемента Исключающее ИЛИ 23 и на второй вход элемента И 30.

Разряд слагаемых d; i (d ) подается на второй вход элемента И. Выход элемента

Исключающее ИЛИ 22 соединен с вторым входом элемента Исключающее ИЛИ 23, с первым входом элемента Исключающее

ИЛИ 25 и с первым входом элемента И

30, второй вход элемента Исключающее

ИЛИ 25 соединен с выходом элемента Исключающее ИЛИ 24, выход элемента Исключающее ИЛИ 23 соединен с первым входом элемента И 26, выход элемента Исключающее ИЛИ 25 соединен о первым входом элемента И 27 и с первым входом элемента Исключающее ИЛИ 29, выход элемента И 26 соединен с первым входом элемента ИЛИ 28, второй вход элемента

673035

l5

ИЛИ 28 соединен с выходом элемента И

27, выход элемента И 30 соединен с первым входом элемента ИЛИ 32, второй вход элемента ИЛИ 32 соединен с выходом элемента И 31, выход элемента ИЛИ 25 соединен со входами элемента И 27 и элемента Исключающее ИЛИ 29 последующего разряда блока. На выходе элемента

ИЛИ 28 формируется разряд поразрядного переноса р; (р;), на выходе элемента

Исключающее ИЛИ 29 формируется разряд поразрядной суммы. Замена двух сумматоров комбинационной схемой суммирующего блока позволяет на 10 о увеличить частоту синхронизации, используемой в устройстве, и повысить быстродействие устройства.

Использование предлагаемого изобретения позволяет также сэкономить по сравнению с прототипом 68 схем сложения по модулю два и 68 элементов И вЂ” ИЛИ для

68-разрядного сумматора.

Формула изобретения

1. Устройство для одновременного суммирования нескольких двоичных чисел, содержащее трехвходовые сумматоры, регистры поразрядных сумм и поразрядных переносов и буферные регистры, входы первого сумматора соединены с входными шинами первого, второго и третьего слагаемых устройства, входы второго сумматора соединены с входными шинами четвертого, пятого и шестого слагаемых устройства, выхсды первого сумматора и выход суммы второго сумматора соединены со входами третьего сумматора, выход суммы третьего сумматора соединен с входом первого буферного регистра, выход переноса третьего сумматора соединен с входом второго буферного регистра, выход переноса второго сумматора соединен с входом третьего буферного регистра, первый вход четвертого сумматора соединен с выходом четвертого буферного регистра, второй вход четвертого сумматора соединен с выходом пятого буферного регистра, третий вход четвертого сумматора соединен с выходом шестого буферного регистра, выход суммы четвертого сумматора соединен с входом регистра поразрядных сумм, выход переноса четвертого сумматора соединен с входом регистра поразрядных переносов, выход регистра поразрядных сумм соединен с выходной шиной поразрядных сумм устройства, выход регистра поразрядных переносов соединен с выходной шиной поразрядных переносов устройства и с входом шестого буферного регистра, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства, в него введен суммирую25

ЗО

50 щий блок, первый вход которого соединен с выходом первого буферного регистра, второй вход — с выходом второго буферного регистра, третий вход — с выходом третьего буферного регистра, четвертый вход — с выходом регистра поразрядных сумм, первый выход суммирующего блока соединен с входом четвертого буферного регистра, а второй выход — с входом пятого буферного регистра.

2. Устройство для одновременного суммирования нескольких двоичных чисел по и. 1, отличающееся тем, что суммирующий блок содержит в каждом разряде логические элементы Исключающее ИЛИ, И и ИЛИ, причем входы первого элемента Исключающее ИЛИ и первого элемента И подключены к первому и второму входам соответствующего разряда суммирующего блока, третий и четвертый входы которого подключены к входам второго элемента Исключающее ИЛИ, выход первого элемента Исключающее ИЛИ соединен с первыми входами третьего элемента Исключающее ИЛИ и второго элемента И, вторые входы которых подключены к третьему входу соответствующего разряда суммирующего блока, четвертый вход которого соединен с первым выходом треть= его элемента И, второй вход которого соединен с выходом третьего элемента Исключающее ИЛИ, а выход — с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, входы четвертого элемента Исключающее ИЛИ подключены к выходам первого и второго элементов Исключающее ИЛИ, а выход — к первым входам четвертого элемента И и пятого элемента

Исключающее ИЛИ, вторые входы которых подключены к входу переноса из предыдущеr0 разряда суммирующего блока, входы второго элемента ИЛИ соединены с выходами первого и второго элементов И, а выход— с выходом переноса в последующий разряд суммирующего блока, выходы пятого элемента Исключающее ИЛИ и первого элемента ИЛИ подключены соответственно к первому и второму выходам данного разряда суммирующего блока.

Источники информации, принятые во внимание при экспертизе:

1. Гаврилов Ю. В. и Пучио А, Н. Арифметические устройства быстродействующих

ЭЦВМ, M., «Советское ра>дио», 1970, с, 133 — 180.

2. Устройство для выполнения арифмети ческих операций с плавающей запятой в вычислительной системе IBM 360, 91, Экспресс-информация «Вычислительная техника», K 29, 1967.

673035

17 1б

1б 1б гб

Редактор Л. Павлова

Заказ 27 32 Изд. № 106 Тираж 731 Подписное ь1ПО «Поиск> Государственного комитета СССР по делам изобретений и открытии

113035, Москва, Ж-35, Раушская наб.. д. 4/5

Тип. Харьк. фил. пред. «Патент»

Ссставитель В. Березкин

Техред И. Заболотнова Корректор И. Осиновскчя