Арифметическое устройство

 

Союз Сооетсних

Социалистических

ИЗОБРЕТЕНИЯ

К,АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Реслублик (61) Дополнительное к авт. свид-ву— (22) Заявлено 01.09.77 (21) 2520322, 18 24 с присоединением заявки— (23) Приоритет— (43) Опубликовано 07.01.82. Бюллетень № 1 (45) Дата опубликования описания 07.01.82 (5I ) М.Кл С 06 F 7/50

Тосударстооииык комитет

СССР

«о делам изооретеиий и открытий (53) УДК 681.327 (088.8) (72) Авторы изобретения

В. В. Веригина и И. С. Храмцов (71) Заявитель (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

1 2

Изобретение относится к вычислительной технике и может быть применено в вычислительных машинах для обработки информации.

Известны арифметические устройства для обработки двоичоо-десятичных чисел, содержащие регистры, сумматоры, схемы управления (1).

Недостатком таких устройств является необходимость обращения в память в случае перекрытия полей за вторым операндом, либо необходимость делать пересылку промежуточного результата из адного регистра в другой, который является источником второго операнда, на что затрачивается дополнительное время.

Наиболее близким техныческим решением к изобретению является арифметическое устройство, содержащее регистры первого и второго операндов, выходы которых соединены соответственно с первыми входами коммутаторов выбора первого и второго операндов, выходы которых соединены с первым и вторым входами сумматора, причем вторые входы коммутаторов первого и второго операндов соединены с выходами счетчика адреса первого операнда и счетчика адреса второго операнда, а выход сумматора через регистр результата соединен с входом коммутатора записи первого операнда, выход которого соединен с первым входом регистра первого операнда, второй вход которого соединен с выходом коммутатора приема первого операнда, 5 первая группа входов которого соединена с первой группой входов устройства и с входами коммутатора приема второго операнда, выход которого соединен с первым входом регистра второго операнда, вторые входы коммутатора приема первого опе- ранда и коммутатора приема второго операнда соединены соответственно с вторым и третьим входами устройства, второй вход коммутатора записи первого операнда соединен с выходом счетчика адреса первого операнда, а четвертый и пятый входы устройства соединекы с третьими входами соответственно коммутатора выбора первого операнда и коммутатора выбора

20 второго операнда (2).

Недостатком этого устройства является то, что результат байтового сумматора из регистра результата помещается только в один входной информационный регистр первого операнда. В случае перекрытия полей нужный байт второго операнда выбирается из оперативной памяти, на что затрачивается дополнительное время.

Целью изобретения является повышение

З0 быстродействия устройства.

680477

Это достигается тем, что в предлагаемое устройство введен коммутатор записи байтов второго операяда, вход которого соединен с регистром результата, а выход соединен со вторым входом регистра второго операн1да, второй вход коммутатора записи байтов второго операнда соединен со счетчиком адреса первого операнда.

На фиг. 1 представлено предлагаемое арифметическое устройство; на фиг. 2— схема коммутатора записи байта второго операнда, 5

Устройство содержит регистр первого операнда 1, регистр второго операнда 2, коммутатор выборки первого операнда 3, коммутатор вьгборки второго операнда 4, сумматор 5, регистр результата 6, коммутатор записи первого операнда 7, коммутатор записи второго операнда 8, счетчики адреса первого и второго операндов 9 и 10, коммутатор приема первого операнда 11, 15

20 коммутатор приема второго операнда 12, второй вход устройства 13, первую группу входов 14 — 17, третий вход устройства 18, шину оперативной памяти 19, элемент И

:20, гр ппу элементов И 21, четвертый и пятый входы устройства 22 и 23.

Предлагаем(Ф устройство служит для обработки двоичной и двоично-десятичной 50 информации при выполнении десятичных арифметических операций (сложение, вычитание, сравнение, умножение, деление) и логических операций (И, ИЛИ, ИСКЛЮЧАЮ1ЦЕЕ ИЛИ, пересылки прямые и пе- 35 рекрестные, операции редактирования и распаковки) . для сложения (вычитания в дополнительном коде) характеристик с плавающей точкой в двоичном коде.

С выходных регистров параллельного 40 сумматора, сдвигателя местной памяти, оперативной памяти по шинам соответственно 14, 15, 16, 17 поступает информация по восемь байтов на коммутаторы 11, 12 и под действием управления принимается на . 45 регистры первого, второго операндов 1, 2 в момент времени Ть Далее происходит выборка операндов по байтам из перво го и второго регистра с последовательно возрастающими или убывающими адресами 50 байтов в соответствии с сигналом управления и состоянием счетчиков адреса байтов

9 и 10 при выполнении десятичных арифметических и логических операций. Выбранные байты с учетом корректирующего кода 1016 к обеим тетрадам байта второго операнда подаются на входы сумматора 5 (оба байта подаются в прямом коде для сложения и байт второго операнда подается в обратном коде с единицей в младший 50 разряд для вычитания} и суммируются, Полученная сумма корректируется путем прибавления кода 10 6 к каждой тетраде в случае отсутствия переноса из данкой тетрады и окончательная сумма байта поступает в регистр 6 результата байтового сумматора 5 в момент времени Т .

Затем результат сумматора направляется коммутатором записи 7 в регистр первого операнда по адресу счетчика 9, а из регистра пересылается в шину оперативной памяти 19.

B случае выполнения операций типа память — память второй операнд выбирается из памяти, обрабатывается и результат помещается в память по адресу первого операнда. В этом случае может произойти перекрытие полей, т. е, совпадение адреса ячеек памяти первого и второго операнда и совпадение адреса байта операндов на запись и 143 с гитывание. Если операнды перекрываются, результат операции получается таким же, как если бы операнды обрабатывались по одному байту за один раз и каждый байт результата записывался в память сразу же после выборки нужного байта второго операнда.

В предлагаемом устройстве результат байтового сумматора записывается в оба регистра первого и второго операндов следующим образом: при совпадении управляющего сигнала 13 (фиг. 2) и соответствующего состояния счетчика адреса байтов 9 на выходе одного из элементов И 20 возникает сигнал, который .открывает соответствующую группу элементов 21 и байт информации с регистра результата байтового сумматора 5 поступает в регистр 2.

Одновременно сигнал состояния счетчика адреса 9 поступает на коммутатор записи первого операнда 7 с соответствующим управляющим сигналом 18.

Таким образом, результат сумматора записывается в оба регистра первого и второго операндов, и в момент обнаружения перекрытия полей работа будет продолжена с регистром второго операнда без дополнительного обращения в оперативную память.

Использование новых признаков — дополнительного коммутатора и новых связей выгодно отличает предлагаемое устройство обработки информации от прототипа, так как в случае перекрытия полей нет необходимости обращаться в оперативную память за нужным байтом второго операнда, на что потребовалось бы дополнительно 3 такта для записи каждого обрабатываемого байта и 2 такта на чтение; за счет этого быстродействие устройства увеличивается на 15%

Формула изобретения

Арифметическое устройство, содержащее регистры первого и второго операндов, выходы которых соединены соответственно с первыми входами коммутаторов выбора первого и второго операндов, выходы ко680477

Фиг. 1 торых соединены с первым и вторым вхо.дами сумматора, причем вторые входы коммутаторов первого и второго операндов соединены с выходами счетчика адреса первого операнда и счетчика адреса второго операнда, а выход сумматора через регистр результата соединен с входом коммутатора записи первого операнда, выход которого соединен с первым входом регистра первого операнда, второй вход которого соединен с выходом коммутатора приема первого операнда, первая группа входов которого соединена с первой группой входов устройства и с входами коммутатора приема второго операнда, выход которого соединен с первым входом регистра второго операнда, вторые входы коммутатора приема первого операнда и коммутатора приема второго операнда соединены соответственно с вторым и третьим входами устройства, второй вход коммутатора за.писи первого операнда соединен с выходом счетчика адреса первого операнда, а четвертый и пятый входы устройства соединены с третьими входами соответственно коммутатора выбора первого операнда и коммутатора выбора второго операнда, отличаю,щееся тем, что, с целью повышения быстродействия, в устройство введен коммутатор записи байтов второго операнда, вход которого соединен с регистром результата, а выход соединен со вторым входом регистра второго операнда, второй вход коммутатора записи байтов второго операнда соединен со счетчиком адреса первого операнда.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 437071, кл. С 06 F 7/38, 1973.

20 2. IBM Sistern Jornal, 1968, v. 7, № 1

Coute Jiptaj Structural aspects of the Sistern, 360.

680477

Редактор Н. Коляда Техред И. Заболотнова Корректор И. Осиновская

Заказ 27/32 Изд. № 106 Тираж 731 ПодпысноеНПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д, 4/5

Тип. Харьк, фил. пред. «Патент»