Устройство для перевода комплексных чисел, представленных в двоичном коде в алгебраическую форму

 

Союз Советскмх

Соцмалмстмческмк

Реслублмк

<»732851

И E

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свнд-ву (22) Заявлено 050577 (21) 2483037/18-24 с присоединением заявки Мо (23) Приоритет

Опубликовано 0505.80, Бюллетень Мо 17

Дата опубликования описания 0505я0 (51)М. Кл.

G 06 F,5/02

Государственный комитет

СССР по делам изобретений и открытий (53) УДК681. 327 (088. 8) (72) Авторы изобретения

Л.M. Трубицын, Н.И. Цупрев, M.È. Шпилевский и С.В. Бекетов

Минский радиотехнический институт (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПЕРЕВОДА КОМПЛЕКСНЫХ ЧИСЕЛ, ПРЕДСТАВЛЕННЫХ В ДВОИЧНОМ КОДЕ, В АЛГЕБРАИЧЕСКУК) ФОРМУ

Изобретение относится к вычислительной технике и может применяться в вычислительных машинах, информационных системах и комплексах.

Известно устройство перевода комплексных чисел из двоичного кода. в алгебраическую форму, содержащее блок суммирования и блок хранения

:степеней основания двоичного кода (1).

Недостатком известного устройства является низкое быстродействие.

Наиболее близко к предлагаемому устройство, содержащее регистр, сумматор мнимой части и сумматор действительной части комплексного числа,,запоминающее устройство, блок элементов И, блок управления (2).

Недостатком известного является низкое быстродействие, обусловленное цикличностью перевода, т.е. последовательным анализом всех разрядов регистра

Т„, = mt ð (1) где Т„- максимальное время перевода комплексного числа из двоичного кода в алгебраическую форму;, m - разрядность регистра;

2 2- - максимальное время для суммирования двоичных кодов ьа сумматорах.

Цель изобретения - повышение быстродействия устройства. г

Для этого в устройство для перевода комплексных чисел, представленных в двоичном коде, в алгебраичес10 кую форму,.содержащее регистр, сумматор действительной части и сумматор мнимой части комплексного числар блок управления, введены элементы НЕ, причем прямые входы разрядов сумма15 тора действительной части с номерами (1 = 4k), (i> = 1 + 4k), (3,>

2 + 4k), где k = 0,1,2..., подключены к выходам разрядов регистра соответственно с номерами 2i«(2i2 + щ+1), (21 + 1), пряьые входы разрядов сумматора действительной части с номерами (3 + 4к) и прямые.входы знаковых разрядов сумматоров действительной и мнимой части подключены

25 к шине логического нуля, инверсные входы разрядов сумматора действительной части с номерами (1< 4k), (1 = 2 + 4%),(1з= 3 + 4k) подключе2 ны через элементы HE соответственно а() к выходам разрядов регистра с номера732851

У + 1) 2j 2 (21 + 1) ° йнверсные входы разрядов сумматора действительной части с номерами (1 + 4tc) и инверсные входы знаковых разрядов сумматоров действительной, и мнимой части подключены к шине ло» гической единицы, прявие входы разрядов сумматора мнимой части с номерами (пб = 4k),(nz= 1+4k),(n = 3+4k), г k де k 0,1,2 ° ...подключены соответстЯ 4 венно к выходам разрядов регистра с номераве((2п + 1), (2n® + 1) 2п прямые входы разрядов сумматора мйимой части с номераве((2 + 4k) подклю.чены к ))э(не логического нуля, инверсные входы .разрядов сумматора мнимой части с номерами (n, * 1 + 4 ), (n> = 2 + 4k), (пэ = 3 +4k) через элементы НЕ подключены соответственно к выходам разрядов регистра с.но мерами 2п, (2n>+ 1), (2n>+ 1),инверсвходы разрядов суыкатора мнимой части с номерами (пи 4%) подключены . к шине логической единицы, управляющие входы сумматоров действительной и ьжимой части подключены к выходу блока управления.

Р» а40+ 810

ooooooooooo1 + аоаоооааоооо

-a6eOeaOe00a В + 000O00OO0OO1

oooooooooo0o - ооааооааоо)о оооаоооооа)о + ооаооооаоа)о

-oo0oooooî1îî + аоааооооаооо ооооооаоо)ао - 000000000100

000000000000 + 00000000 1000 (1+j) (-1 + j) (-1 + j) («1 + j) (-1 + jl (-1 + 2) («1 + 2) -г+ j

-22

2+ 22

4 42

-В -di

- uouu00oo 1ооо

+ ооооооооооао

-OOOOOOOO1OOO

500000010000

-ооооооо)оооо + оаооооо)оооо ооооооааааоа - оооооо1ооаоо оооооо)ааааа + оооооа)ааааа

-ооаоо)оооооо + оооооооооаоа

000001000000 - 000001000000

oooooooooooo + оооо 1ааооооо

-oooo1ooooooo - оооо)оооаооо

OOO1OOOOOOOO + ОООО0ОООООО0

-ooo1oooooooo + аоо 1оооооооо

OOOOOOOOOOO0 - 001000000000 оо)ооооооооо + 0010000овоаэ

-o1oooooooooo + оааааооооооо

16 + 16j

-32j

22 + 32) -64

64 - 642

12dj

-128 - 128j

256

-256 + 256j

«512)

512 + 512j

-1О24 (-1 + 2Р (-1+ 2)в (-1+ Р (-1 + j) (-1 + 2)" (-1 + j) (-1 + j)"

tl (-1 + j) (-1 + jl (-1 + 5)

16 («1 + j) и (-1+ j)

Ю (-1 + 3)

10 (-1+ 2) На чертеже прн.зедена функциональная схема устройства для случая

m = 10. устройство состоит из регистра

1, сумматоров 2 и 3 действительной части и мнимой части комплексного числа,. элементов 4-10 НЕ, блока

11 управления.

Связи выходов разрядов регистра и входов разрядов сумматоров дейст!

О вительной и мнимой частей комплексного числа обусловлены следующим.

Алгоритм перевода комплексных чисел из двоичного кода в алгебраическую форму в известном устройстве состоит в последовательном сложении

15 степеней основания в соответствии со значениями разрядов кода, например

z = (1010) od(-(+3) = 1 (-) +

+ 3)5 + 0(-1 + j)8 + 1(-1 + j) +

+ 0(-1+ j) = 1+ j3.

Щ . В предлагаемом устройстве реализован метод а)(ализа разрядов действительной и мнимой частей степеней основания.

В таблице представлены степени осн((ваиия (-1 + Э ) °

732851

Иэ анализа таблицы следует,. что действительная и мнимая части степе ,ней основания могут быть разных знаков: они кратны числу 2; значащие разряды действительной и мнимой чрстей степеней основания (1 может быть только в одном разряде)г имеющих .один знак, от степени к степени не повторяются. Отсюда следует, что для формирования действительной и мнимой частей алгебраической формы комплексного числа в связи с тем, что действительные и мнившие части степеней основания могут быть разных знаков, сначала формируется положительная часть действительной и мнимой частей алгебраической формы, затем отрицательная часть. Полученные коды складываются, например, г = (11100110)mod(- +-))

Положительная часть

Действительная мнимая

000 100 000001

+ 000010

001011

Отрицательная часть

Действительная мнимая

0000001 000010

+ 0001000 000100

+ 001000

0001001

001110

Сумма

01001

001011

001110 (000011) 00011

Отсюда г = -3 — j3

При анализе таблицы степеней основания устанавливается взаимнооднозначное соответствие между разрядами регистра и сумматорами действительной и мнимой частей.

Устройство работает следующим образом.

Преобразующий код находится на регистре 1. С помощью элементов 4-7

НЕ получают обратный код числа, сформированного:из отрицательных значений действительных частей степеней основания, а с помощью элементов

8-10 НЕ получают обратный код числа, сформированного из отрицательных значений мнимых частей степеней основания. Затем, по сигналу блока управления ll, коды сформированные из положительных значений действительных и мнимых частей степеней основания, и коды, сформированные из отрицательных значений действительных и мнимых частей степеней основания, поступают соответственно на сумматор 2 действительной части и сумматор 3 мнимой части, где суммируются. Код действительной части алгебраической формы комплексного числа появляется на выходах сумматора 2 действительной части, а код мнимой части — на выходах сумматора

3 мнимой части.

Основное время при переводе затрачивается На суммирование тля tX (2) где Т вЂ” максимальное время перевода комплексного числа нз двоичного кода в алгебраи10 ческую форму.

Выражение (2) определяется нециклическим характером процедуры перевода.

Анализ выражений (1) и (2); показывает, что в предлагаемом устройстве время перевода не зависит от разрядности кода и оно в m раэ меньше, чем в известном устройстве.

Формула изобретения

Устройство для перевода комплексных чисел, представленных в двоичном коде, в алгебраическую форму, содержащее регистр, сумматор действительной части и сумматор мнимой части комплексного числа, блок упрasления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит элементы

30 НЕ, причем пряьые входы разрядов сумматора действительной части с номерами (i, = 4k), (i2 = 1+ 4k), (i3 = 2 + 4k), где к = 0,1,2...,подключены к выходам разрядов регистра

35 соответственно с номерами 2Ь,(21, +1) (21 +1),прямые входы разрядов сумматора действительной части с номерами (3+4k) и пряхине входы знаковых разрядов сумматоров действительной и мни40 мой части подключены к шине логичес-, .кого нуля, инверсные входы разрядов сумматора действительной части, с номерами (i, = 4k),, (1z = 2 + 4k), (i z = 3 + 4k) подклю45 чены через элементы НЕ соответственно к выходам разрядов регистра с номерами (21 + 1), (2ig), (21 + 1), инверсные входы разрядов сумматора действительной части с номерами (1 + 4 к) и инверсные входы эн аковых разрядов сумматоров действительной и мнимой части подключены к шине логической единицы, прямые входы разрядов сумматора мнимой части с номерами (n< = 4k), (пр = 1 + 4к), (n> = 3 + 4к), где k = 0,1,2. ° ., подключены соответственно к выходам разрядов регистра с номерами (2п +

+ 1), (2n + 1), (2n3), прямые входы разрядов сумматора мнимой части с

60 номерами (2 .+ 4k) подключены к шине логического нуля, инверсные входы разрядов сумматора мнимой части с номерами (n = 1 + 4k), (np =

2 + 4%), (n3 = 3 + 4к) через эле65 менты НЕ подключены соответственно

732851

Составитель В. Березкин

Редактор Л. Веселовская Техред О Дюлай Корр орре ктор ° Ври горук

Н Гр

Заказ 3486 Тираж 751

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент ., r. Ужгород, ул. Проектная, 4 к выходам разрядов регистра с номе рами 2п<, (2n® + 1), (2ng + 1), инверсные входы разрядов сумматора мвимой части с номерами (n 4k) подключены к шине логической единицы, управляюшие входы сумматоров действительной и миней части подключены к выходу блока управления.

Источники информации, принятые во внимание при экспертизе

1. Вопросы радиоэлектроники. Серия XII вып. 9, 1966, с. 66-68.

2. Акушский И.Я. и др. Основы машинной арифметики комплексных чисел,, Алма-Ата, Наука, 1970, с. 98 (прототип).