Устройство для контроля полупроводниковой памяти

 

Союз Советских

С оциалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<1 771730 (61) Дополнительное к авт. свид-ву (22) Заявлено 030778 (21) 2639637/18-24 с присоединением заявки Но (23) Приоритет

Опубликовано 15.10.80, Бюллетень Но 38

Дата опубликования описания 25 . 10. 80 (51)М. Кл

6 11 С 29/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДН 681. .327(088.8) (72) Автор изобретения

А.А.Гаврилов

ЮЙЮф,) з i, Институт электроники и вычислительной те кки, АН

Латвийской CCP 1 ( (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОЙ

ПАМЯТИ

Изобретение относится к области запоминающих устройств.

Известно устройство для контроля памяти, содержащее блок управления, соединенный с блоком анализа реакции, генератором тестовой последовательности и блоком формирования временной диаграммы, который соединен с блоком согласования уровней, к которому подключается испытуемый блок памяти j1) .

Недостаток этого устройства состоит в том, что оно обеспечивает только выявление дефектных ячеек блока памяти, но не определяет при-. чины, которые приводят к их неправильной работе.

Наиболее близким техническим ре. шением к данному изобретению является устройство для контроля .полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок формирования временной диаграммы, формирователь сигналов контроля па- мяти, компаратор, блок преобразования сигналов, адресный мультиплексор, первый и второй на-.<опители и блок управления, причем выхсд генератора тактоных импульсов соединен со входом генератора тестовых импульсов и входом блока формирования временной диаграммы, ныход которого подключен к первому входу формиро5 ва еля сигналов контроля памяти, выходы генератора тестовых импульсон соединены с. первым входом адресного мультиплексора и входом блока преобразования сигналов, вы10 ход которого соединен со вторым входом формирователя сигналов контроля памяти, первым входом компаратора, второй вход которого подключен ко нходу устройства, а также с од15 ним из входов BToporo накопителя, выход адресного мультиплексора соединен с третьим входом формирователя сигналов контроля памяти и другим входом второго накопителя, выход первого накопителя соединен со вторым входом адресного мультиплексора, управляющие входы генератора тактовых импульсов, генератора тестовых импульсов, блока формирова25 ния временной диаграммы, блока преобразования сигналов, адресного мультиплексора, накопителей подключены к одним из выходов блока управления, одни из входов которого со30 единены с выходом генератора такто771730 вых импульсов, генератора тестовых импульсов и компаратора f2) .

Недостатком этого Устройства является недостаточно высокое быстродействие, объясняющееся тем, что для локализации неисправностей в блоке памяти требуется значительное время.

Целью изобретения является повы шение быстродействия устройства.

Поставленная цель достигается тем, что устройство содержит схему сравнения., первый вход- которой соединен с выходом генератора тестовых импульсов, второй вход — с выходом первого накопителя, а управляющие вход и выход соединены соответственно с одними из выходов и вхо- цов блока управления, выход адрес ого мультиплексора подключен ко зходу первого накопителя.

На чертеже изображена схема устройства для контроля полупроводниковой памяти.

Устройство содержит генератор 1 тактовых импульсов, генератор 2 тестовых импульсов, блок 3 управления, блок 4 формирования временной диаграммы, формирователь 5 сигналов контроля памяти, компаратор 6. К выходам формирователя 5 подключаются входы контролируемого блока 7 полупроводниковой памяти. Устройство также содержит блок 8 преобразования сигналов, адресный мультиплексор 9, первый накопитель 10, схему сравнения 11 и второй накопитель

12. При этом первый и второй входы схемы сравнения 11 соединены соответственно с выходом генератора 2 и накопителя 10, а управляющий вход и выход — соответственно с одними из выходов и входов блока 3, выход адресного мультиплексора 9 подключен ко входу накопителя 10.

Устройство работает следующим образом. .В начале испытания с блока 3 поступает сигнал установки генератора 2 в исходное состояние. Затем запускается генератор 1, под дей.— ствием которого генератор 2 начинает вырабатывать последовательность воздействий иэ исходной тестовой последовательности (ТП), которые состоят из сигналов управления.и сигналов адресации. Сигналы управления, без преобразования передаются через блок 8 на входы формирователя

5. Сигналы адресации передаются на формирователь 5 через дресный мультиплексор 9. Блок 5 в соответствии с сигналами временной развертки, формируемыми блоком 4 под действием тактовых импульсов от генератора 1, передает сигналы управления на входы блока 7.

Компаратор 6, если действующее на блок 7 тестовое воздействие является операцией считывания, сравнивает значение реакции импытуемого блока 7 с требуемой реакцией.

В случае обнаружения несоответствия компаратор б формирует сигнал, поступающий на вход блока 3, который запрещает работу генератора 1 и формирует сигнал записи в накопитель

10, в который записывается адрес сбойной. ячейки памяти (ЯП), который поступает на входы накопителя 10 с выходов адресного мультиплексора 9.

Одновременно блок 3 формирует цикл восстановления состояния сбойной ЯП.

При этом блок 8 под действием сигналов с блока 3 преобразует сигналы управления, которые в этот момент представляют операцию считывания, в сигналы, соответствующие операции записи "0" или "1" в зависимости от того, какую требуемую реакцию формирует в данный момент блок

8. Блок 4 под действием импульса от блока 3 формирует очередной цикл временной развертки, в соответствии с,которой формирователь 5 передает на входы испытуемого блока 7 новое значение управляющих сигналов. Сигналы адресации не изменяются. После этого блок.3 разрешает передачу сигналов управления через блок 8 на входы формирователя 5 без изменения.

При этом формируется цикл считывания из сбойной ЯП. В случае обнаружения несоответствия компаратором б блок 3 формирует импульс записи в накопитель 12 значение действующего тестового воздействия, а затем, восстановив на выходах блока 8 значения восстанавливающего тестового воздействия, формирует импульс записи в накопитель 12. После этого продолжается испытание на исходную ТП, для чего возобновляется работа генератора 1. Если несоответствия при анализе состояния сбойной ЯП после его восстановления обнаружено не было, начинается диагностический этап, который начинается с возврата по ТП до первого оператора обращения к сбойной ЯП, адрескоторой зафиксирован в накопителе

10. Для этого блок 3 переключает генератор 2 на реверс и запускает ге- . нератор 1. При этом генератор 2 начинает вырабатывать последовательность тестовых воздействий в обратном направлении. Блок 8 под действием сигиалов с блока 3 начинает инвертировать значение записываемой

s ЯП информациИ и на входы испЫтуемого блока 7 через формирователь

5 подается последовательность тестовых воздействий из исходной Тп в обратном порядке, причем операция записи "1" заменяется иа операцию записи "0" и наоборот. Значение операции считывания не изменяется.

Анализ выходной реакции компаратором 6 ие производится. При обратном

771730

15

6S ходе ТП схема 11 сравнивает адрес, формируемый генератором 2, с адресом, зафиксированным в накопителе

10, и при их совпадении блок 3 останавливает работу генераторов 1 и 2, переводит генератор 2 в режим прямого хода ТП и вводит цикл восстановления состояния сбойной ЯП. При этом блок 8 преобразует сигналы управления в сигналы, соответствующие операции записи "1", если требуемая реакция равна "1", и записи

"0" если требуемая реакция равна "0"

После окончания возврата блок

3 переводит устройство в режим расширения отрезка ТП, не который был осуществлен возврат,.относительно с сбойной ЯП, адрес которой зафиксирован в накопителе 10..

Режим испытания на расширенную

ТП отличается от режима испытания на исходную ТП тем, что блок 3 устанавливает генератор 2 на режим работы, при котором он формирует очередное тестовое воздействие по каждому нечетному тактовому импульсу, начиная с третьего. Испытание на отрезок расширенной ТП начинается с запуска генератора 1. Формируемое генератором 2 тестовое воздействие без изменения передается на входы испытуемого блока 7. По второму тактовому импульсу под действием сигналов с блока 3 блок 8 преобразует сигналы управления в сигналы, соответствующие операции считывания, а адресный мультиплексор 9 начинает передавать на выход значение адреса с выходов накопителя 10, то есть происходит считывание иэ сбойной ЯП.

Если компаратор б обнаружил соответствие требуемой реакции, генератор

2 формирует очередное тестовое воздействие, после которого вводится цикл считывания из сбойной ЯП. При обнаружении несоответствия блок 3 запрещает работу генератора 1, формирует импульс записи в накопителе

12, и в него записывается значение тестового воздействия, которое в данный момент подавалось на испытуемый блок 7. Затем блок 8 и адресный мультиплексор 9 под действием сигна-. ла с блока 3 начинает передави.ть на свои выходы значение тестового воздействия, формируемого генератором

2, которое под действием импульса от блока 3 записывается в накопителЫ

12. После этого блок 3 Формирует цикл росстановления состояния сбойной

ЯП, после чего разрешает работу генератора 1. Схема 11 сравнения иа этапе расширения ТП сравнивает значение адреса, формируемого генератором 2, с адресом зафиксированным в накопителе 10, и, в случае совпадения, яа блок 3 поступает импульс совпадения.

3(35

Процесс расширения ТП при этом прекращается и блок 3 переводит устройство в режим продолжения испытания на исходную ТП, и в случае обнаружения несоответствия изложенный выше процесс повторяется.

Испытание заканчивается при окончании исходной ТП. При этом в накопителе 12 зафиксированы тестовые воздействия, по которым можно идентифицировать неисправности.

Использование описанного устройства позволяет осуществлять с высокой точностью и достоверйостью локализацию неисправностей контролируемого блока памяти, испольэовать для цели диагностики простые проверяющие тестовые последовательности, а также позволяет существено сократить время диагностики неисправностей.

Формула изобретения устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок формирования временной диаграммы, формирователь сигналов контроля памяти, компаратор, блок преобразования сигналов, адресный мультиплексор, первый и второй накопители и блок управления, причем выход генератора тактовых импульсов соединен со входом генератора тестовых импульсов и входом блока формирования временной диаграммы, выход которого подключен к первому входу формирователя сигналов контроля памяти, выходы генератора тестовых импульсов соединены с первым входом адресного мультиплексора и входом блока преобразования сигналов, выход которого соединен со вторым входом формирователя сигналов контроля памяти, первым входом компаратора, второй вход которага подключен ко входу устройства, а также с одним из входов вто-. рого накопителя, выход адресного мультиплексора соединен с третьим входом формирователя сигналов кон-. троля памяти и другим входом второго .накопителя, выход первого.накопителя соединен со вторым входом адресного мультиплексора, управляющие входы генератора тактовых импульсов, генератора тестовых импульсов, блока формирования временной диаграммы, блока преобразования сйгналов, адресного мультиплексора, накопителей подключены к одним из выходов блока управления; одни из входов которого соединены с выходом генератора тактовых импульсов, генератора тестовых импуль. сов и компаратора, о т л и ч а)о щ е е с я тем, что, с целью по771730

Составитель В.Рудаков

Редактор Н.Каменская Техред Н. Бабурка Корректор щ. Коста 9аказ 6706 64 Тираж 662 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород.. Ул. Проектная, вышения быстродействия устройства, оно содержит схему сравнения, первый вход которой соединен с выходом генератора тестовых импульсов, второй вход — с выходом первого накопителя, а управляющие вход и выход со единены соответственно с одними из выходов и входов блока управления, выход адресного мультиплексора подключен ко входу первого накопителя.

Источники инФормации, принятые во внимание при экспертизе

1. Патент США Р 3806243, кл. 340-146.1, опублик. 1975.

2. Авторское свидетельство СССР по заявке Р 2633894/18-24, кл. G 11 С 29/00, 27.06.78 (прототип) .