Устройство для контроля памяти

 

в - - .ь о и и С "й" и"и-1е

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (ii 773735

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свиЛ-ву (51)М. Кл. (22) Заявлено05.01.78 (2! ) 2566843/18-24 с присоединением заявки М

Гасударственный камнтет

Q 11 С 29/00 (23) Приоритет

II0 делам нзебретеннй н открытий

Опубликовано23 10.80 Бюллетень И 39 (53) УДK 681. .317 (088.8) Дата опубликования описания р2 11 8р (72) Авторы изобретения

М. А. Всяких, A. A. Кошевой, В. А. Овсянников и В. A. Абрамов

Всесоюзный заочный электротехнический институт связи (7I) Заявитель (54) УСТРОИСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ

Изобретение относится к запоминающим устройствам и может быть использовано для диагностики накопителей.

Известно устройство, содержащее. формирователи токов записи и считывания, логические элементы (l) .

Однако это устройство предназначено только для контроля блоков памяти с магнитным дешифратором, что ограничивает область его применения.

Наиболее близким по технической то сущности к предложенному является устройство для контроля памяти, содержащее счетчик, дешифратор соединенный с блоком индикации, и группы элементов

"Запрет" (2) . Недостатками этого устройства являют-. ся отсутствие локализации отказа- и сбоя в элементах блока памяти в режиме обработки информации, принципиальная невозможность разделения по результатам контроля ошибок первого и второго рода (при появлении в испытательной кодовой ,комбинации посылок с ошибками), а так2 же невысокая скорость работы устройства.

Цель изобретения — повышение быстродействия устройства и достоверности контроля.

Поставленная цель достигается тем, что устройство содержит преобразователь кодов, дифференцирующие элементы, элементы ИЛИ и триггеры, причем выходы и входы преобразователя кодов подключен соответственно к выходам и одним из входов устройства, входы первого элемента ИЛИ и дифференцирующих элементов соединены с другими входами устройства, а выходы подключены соответственно к одному из входов первого элемента "Запрет первой групы и одним нз входов элементов Запрет второй группы, другие входы которых соединены с выходом первого триггера, другим входом первого элемента Запрет первой т уппы, выходом второго элемента "Зацрет первой группы, входом счетчика и одним из выходов устройства, выходы

7737

25 счетчика подключены ко входу первого триггера и одним из входов дешифратора, другие входы которого соединены c ..выходами элементов "Запрет" первой группы и выходами второго элемента ИЛИ, выход которого соединен со входами второго триггера и блока индикации, выход второго триггера подключен к одному из входов второго элемента Запрет первой группы, другой вход которого со- 10 единен с выходом первого элемента Запрет" первой группы.

На фиг. 1 изображена блок-схема устройства, для контроля памяти, на фиг.

2 — временная диаграмма работы пред- 1 ложенного устройства (Х вЂ” входная кодовая последовательность сообщения, х — преобразованная кодовая последовательность сообщения, ТИС вЂ” тактовые импульсы считывания, в„, а, аЗ, б„20 тояния выходов блоков и элементов блоксхемы) . Временная диаграмма приведена для трехразрядного блока памяти, состоящего из пяти ступеней памяти.

Устройство содержит (см. фиг. 1) преобразователь кодов.1, выходы которого являются выходами устройства, подключаются ко входам контролируемого блока памяти 2, дифференцирующие элементы 30

3, первыйэлемент Запрет" 4, первыйэлемент ИЛИ 5, второй элемент "Запрет"

6, образующий вместе с элементом "3aпрет" 4 первую группу элементов "Запрет", счетчик 7, который выполнен, например кольцевым, первый триггер 8, вторую группу элементов "Запрет" 9, второй триггер 10, дешифратор 11, служаший для дешифрирования отказов, второйэлемент ИЛИ 12 и блок индикации

13.

Входы преобразователя 1 подключены к одним из входов устройства. Входы элемента ИЛИ 5 идифференцирующих элементов

3 соединены с другими входами устройства, а выходы подключены соответственно к одному иэ входов элемента Запрет"

4 и одним из входов элемента Запрет"

9, другие входы которых соединены с выходом триггера 8, другим входом элемента Запрет 4, выходомэлемента За-. прет" 6, выходом счетчика 7 и одним из выходов устройства. Выходы счетчика подключены ко входу триггера 8 и одним из входов дешифратора 1 1. Другие входы дешифратора

1 1 соединены с выходами элементов Запрет

4 и 6 и входами элемента ИЛИ 12, выход которого соединен со входами триггера 10 и блока индикации 13. Выход

35 4 триггера 10 подключен к одному из входов элемента "Запрет" 6, другой вход которого соединен с выходом элемента "Запрет" 4.

В основу проведения диагностического контроля блока памяти 2 положено свойство необходимости перехода (в отсутствии отказа ) любого элемента памяти из состояния логического "0" в состояние логической "1 " (переход "0"- "1") либо из состояния логической "1" в сос- тояние логического "0 (переход "1 ""0 ) при подаче Hà его вход двухуровневого сигнала, полученного предварительным преобразованием.посылок кодовых комбинаций входного сообщения. В этом сигнале единичным посылкам входного сообщения соответствует переход

"1" — "0", а нулевым переход "0"- " 1".

Предложенное устройство осушестляет локализацию отказавших элементов следующим образом. .Перед проведением каждого периода контроля все элементы в устройстве и в блоке 2 устанавливаются в состояние логического 0". При этом установку элементов блока 2 по.его выходам проверяют по отсутствию единичного импульса на входах элемента ИЛИ 5. Если хотя бы на одном из выходов блока 2 появится единичный уровень, то сигнал с выхода элемента ИЛИ 5 через элемент

"Запрет." 4 запретит поступление тактовых импульсов считывания (Ч ИС) через элемент "Запрет" 6 на вход счетчика 7.

Продвижение логической "1". в кольцевом счетчике 7 прекратится и разряд счетчика, в котором она записана, совпадает с номером ступени блока 2, в которой произошел отказ. Поскольку импульсы ТИС не поступают на управляющий вход блока 2, то по состоянию его выходов можно определить номер выхода, находяшегося в состоянии логической 1". Две полученные таким образом координаты позволяют определить элемент памяти блока 2, в. котором произошел отказ. Если при проверке установки в ноль элементов памяти блока 2 отказ не зафиксирован (см. фиг. 2 часть 1 ), то с приходом пятого ТИС логическая 1" в счетчике 7 переписывается в первый разряд, триггер 8 перебрасывается и с его выхода на входы элементов "Запрет

9 поступает сигнал разрешения, который для входа элемента "Запрет" 4 будет запрещающим. В этот момент на выходах блока 2 появляются двухуровневые сигналы (см. фиг. 2, позиции а>, а„, 773735

10

5 а частей П и III ),которые, поступая на входы дифференцирующих элементов 3, дифференцируются по передним и задним фронтам импульсов (см. фиг. 2, позиции б, б, б, частей IJ u III ). При этом на

1 2. 3

У Ф другие входы элементов Запрет 9 поступают импульсы ТИС, которые являются стробирующими импульсами состояний выходов дифференцирующих элементов 3. При совладении сигналов на входах элементов "Запрет 9 на их выходах сигналы Отказ" отсутствуют. В случае появления сбоя (кратковремен,ного отказа); например в элементе памяти блока 2, расположенном в третьей ступени и второй строке, на его втором выходе в момент прихода третьего импульса ТИС будет отсутствовать переход "1-+О" (см. позиции а, б, в П части в.д.). Тогда на выходе второго элемента "Запрет" 9 появится сигнал Отказ", который поступит на вторую строку дешифратора 11 и через элемент

ИЛИ 12 на вход триггера 10, сигнал ч с которого будет запрещающим для элемента Запрет 6 и импульс ТИС не поступит на вход счетчика 7. При этом логическая "1" будет записана в третий разряд счетчика 7 и с его выхода поступит на третью ступень дешифратора

11. С выхода дешифратора 11 на входы блока 13 соответственно поступит кодовая последовательность, определяющая номер элемента памяти блока 2, в котором произошел сбой (см. фиг. 2, позиции а1, д, д, д> части Й )

В случае появления устойчивого отказа в элементе памяти (см. фиг. 2, позиции а>, бз, в>, д,, д, д, д,, э части Е ), расположейном в четвертой ступени и третьейстроке блока 2, с поступлением четвертого импульса ТИС на вход третьего элемента Запрет" 9 на его выходе появится сигнал Огказ", который поступает на третью строку дешифратора 11. Как и в предыдущем случае, продвижение логической "1 в счетчике 7 прекращается и с его четвертого выхода логическая "1" поступает на четвертую ступень дешифратора

11. С выхода дешифратора 11 на входы блока 13 поступит кодовая последовательность, определяющая номер элемента блока 2, в котором произошел отказ. Наличие устойчивого отказа определяется устойчивым периодическим появлением сигнала "Отказ на выходе злемента ИЛИ 12, который поступает

Sa вход блока 13.

IS

2S

4

Предложенное устройство обеспечивает локализацию неисправности до элемента памяти в режиме обработки и передачи сообщения, что позволяет исключить иэ общего времени восстановления работоспособности блока памяти время на выполнение операций установления и локализации отказа.

Кроме того, использование преобразования посылок кодовых комбинаций входного сообщения в двухуровневый сигнал позволяет исключить в устройстве ошибки контроля, появление которых обусловлено ошибками в кодовых комбинациях входного сообщения.

Фор мула изобретения

Устройство для контроля памяти, содержащее счетчик, дешифратор, соединенный с блоком индикации и группы элементов Запрет", о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия устройства, оно содержит преобразователь кодов, дифференцирующие элементы, элементы ИЛИ и триггеры, причем выходы и входы преобразователя,кодов подключены соответственно к выходам и одним из входов устройства, входы первого элемента ИЛИ и дифференцирующих элементов соединены с другими входами устройства, а выходы подключены соответственно к одиому из входов первого элемента Запрет" первой группы и одним из входов элементов "Запрет второй группы, другие входы которых соединены с выходом первого триггера, другим входом первого элемента "Запрет" первой группы, выходом второго элемента Запрет первой группы, входом счетчика и одним из выходов устройства, выходы счетчика подключены ко входу первого триггера и одним иэ входов дешифратора, другие входы которого соединены с выходами элементов "дапрет" первой группы и входами второго элемента ИЛИ, выход которого соединен со входами второго триггера и блока индикации, выход второго триггера подключен к одному из входов второго элемента Запрет" первой группы, другой вход которого соединены с выходом первого элемента

Запрет" первой группы.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

hb 235108, кл.Я 11 С 29/00, 1967.

2. Авторское свидетельство СССР

Х 237 932, кл. С 1 1 С 29/00, 1967 (прототип).