Устройство синхронизации по циклам

 

ОП ИСАНИЕ

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советеиик

Социапистичееник

Рес убпин

< 1944135 (6f ) Дополнительное к авт. свид-ву (22) Заявлено 22. l2.80 (2t ) 3222347/l8-09 с присоединением заявки М (23) f1 риоритет Опубликовано 15.07.82. бюллетень М26

Дата опубликования описания 17.07.82 (51)М. Кл.

Н 04 f 7/08

9еудараеен«И квинтет

СССР в ае«ан «зобретенн« и етерытн« (53) УДК621.394. .662 (088.8) Л. Н. Оганян, Я. А. Ладомирски (ПНР), Б. H. Тихонов и И. Н. Ерохин (72) Авторы изобретения (7!) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ

Устройство относится к многоканаль- ной электросвязи и может быть использовано в цифровых системах передачи для синхронизации по циклам.

Известно устройство цикловой синхронизации, содержащее последовательно сое5 диненные регистр сдвига, дешифратор, первый анализатор и первый накопитель, к другому входу которого, через второй накопитель, подключен другой выход первого анализатора, а выход — к одному из входов дешифратора непосредственно и через последовательно соединенные второй анализатор, блок управления и делитель частоты, выход которого подключен к другому входу второго анализатора, а выход элемента И подключен через генераторный блок к другому вхоцу первого анализатора, а выход груплового сигнала регистра сдвига, через измери- zo тель вероятности искажения сигнала соединен с дополнительным управляющим

1 входом первого накопителя,. причем на управляющие входы регистра сдвига, делителя частоты и генераторного блока подан сигнал тактовой частоты /if.

Известно так же устройство синхронизации по циклам, содержащее последовательно соединенные регистр сдвига, дв- шифратор, первый анализатор и первый накопитель, последовательно соединенные второй анализатор и второй накопитель, к входу Сброс которого подключен выхо@ первого накопителя, а также элемент И, триггер и генераторное оборудование, первый выход которого подсоединен к первому входу второго анализатора, а второй выход которого подсоединен к первому входу второго анализатора, а второй выход ко второму входу первого анализатора (2).

Однако это.устройство не обеспечивает уменьшения времени восстановления синхрондзма и высокой помехозащищенности при истинных сбоях, так как фазирование .генераторного оборудования происходит только при заполнении первого накопителя.

3 9441

11оль изобретения — повышение помехозашищенности.

Цель достигается тем, что в устрой ство синхронизации bio циклам, содержащее последовательно соединенные регистр сдвига, дешифратор, первый анализатор и первый накопитель, последовательно соединенные второй анализатор и второй

У () накопитель, к входу Сброс которого подключен выход первого накопителя, а 1.о также элемент И, триггер и генераторное оборудование, первый выход которого подсоединен к первому входу второго анализатора, а второй выход — к второму входу первого анализатора, введены последовательно соединенные первый дешифратор искажений и второй дешифратор искажений, первый и второй выходы которого подсоединены к первому и второму входу; элемента И, к третьему входу 20 которого подсоединен второй выход первого дешифратора искажений, первый вход которого подключен к входу регистра сдвига и является входом устройства, а второй вход подключен к

25 третьему выходу генераторного оборудования к первому и второму входам которого подключены соответствующие выходы триггера, первый вход которого подключен к выходу первого накопителя, а.второй вход подключен к выходу второго накопителя и входу Сброс"первого накопителя, при этом выход регистра сдвига подсоединен к второму входу второго дешифратора искажений, а выход элемента И подсоединен ко второму входу второго анализатора.

На чертеже приведена структурноэлектрическая схема устройства.

Устройство цикловой синхронизации содержит регистр сдвига 1, дешифраторы искажений 2 и 3, дешифратор 4, анализатор. 5, элемент И 6, анализатор

7, накопители 8 и 9, триггер 10 и блок 11 генераторного оборудования.

Дешифратор искажений 2 содержит счетчик 12, инверторы 13 и 14, элементы И-НЕ 15-18.

Дешифратор искажений 3 содержит элементы И-НЕ 19-25 и элемент ИЛИ26. . . Устройство работает следующим образом.

В режиме поиска состояния синхронизма накопитель 8 не заполнен, а накопитель 9.заполнен, и импульс с выхода последнего подается на второй вход триггера 10 и на его первом выходе формируется сигнал управления, который

35 4 подается на первый вход блока 11. На выходе (2) блока 11 сигнал управления отсутствует и элементы (2,3,6,7,9) отключены от блока 11.

Регистр сдвига 1 и дешифратор 4 ре-, гистрирует истинную синхрогруппу (для конкретности синхрогруппу вида 10011011), и с выхода дешифратора 4 импульс по.ступает на первый вход анализатора 5.

При одновременном поступлении на (1) и (2) входы анализатора 5 импульсов от блока 11 и дешифратора 4 с его выхода подается импульс, который записывается в накопитель 8. По его заполнении выходной импульс сбрасывает накопитель 9 в нулевое состояние. Этот же импульс поступает на первый вход триггера 10, последний срабатывает и формирует на своем выходе сигнал управления, который подается на вход блока 11 и с его первого выхода импульсы с частотой цикла поступают на первый вход анализатора 7. Таким образом, приемник переходит в режим синхронизма. В этом состоянии накопитель 8 заполнен и с выхода (2) блока 11 на второй вход анализатора 5 импульсная последовательность с тактовой частотой линейного цифрового сигнала не поступает, так как сигнал управления на первом выходе триггера 10 отсутствует и в работе находятся регистр одвига 1, дешифратор искажений 2 и 3 и элемент И 6, анализатор 7 и накопитель 9. В каждом цикле передачи с помощью этих блоков осуществляется опознавание синхрогруппы.

На выходе элемента И 6 в каждом цикле передачи появляется импульс, который подается на второй вход анализатора 7, на первый вход которого воздействует импульсная последовательность с частотой появления синхрогруппы, которая поступает с первого выхода блока 11.

В состоянии синхронизма блок 11 работает автономно. Импульсные последовательности 1,2..., поступают на канальный распределитель, где обеспечивают плавильную селекцию JIILC.

При возникновении цифровых ошибок (ложный сбой синхронизма) регистр сдвига 1, дешифраторы искажений 2 и 3 и элемент И 6 не реагируют на определенные виды разрушений синхрогруппы. В данном варианте допускается не более двух искажений символов синхрогруппы, чем и обеспечивается повышение помехозащищенности системы цикловой синхронизации без изменения ее быстродействия.

9441

Как при ложном сбое синхронизма (возникновение цифровых ошибок), так и при истинном сбое синхронизма. (временной сдвиг импульсной последовательности не менее чем на один тактовый интервал Л11С относительно соответствующей импульсной последовательности блока 11 ) возможны две ситуации: при искажении трех и более единиц или трех нулей в синхрогруппе на втором выходе дешифра- t0 тора искажений 2 "0"; при искажений . двух и более нулей и хотя бы одной единицы или двух и более единиц и хотя бы одного нуля на первом выходе дешифратора искажений 3 "0". 15

Дешифратор искажений 2 управляется сигналами с блока 11 и начинает работать с приходом первого разряда синхрогруппы и заканчивает работу после прихода последнего разряда синхрогруппы.

В случае хотя б.ы одной из ситуаций на выходе элемента И 6 нуль, который поступает на второй вход анализатора 7, на первый вход которого воздействует 5 импульсная последовательность с частотой появления синхрогруппы. Это объясняется тем, что в состоянии синхронизма накойитель 8 заполнен, вследствие чего на второй вход блока 1 1 воз- З0 действует сигнал управления триггера 10, На выходе анализатора 7 появляется импульс, который записывается в накопитель 9, и по его заполнении с выхода подается сигнал на второй вход триггера 10. На первом выходе триггера 10 формируется сигнал управления, которым осуществляется фазирование блока 11 и, кроме того, импульсная последовательность с JIILC через блок 11 поступает на 40 второй вход анализатора 5, а импульсная последовательность с частотой появления синхрогруппы на первый вход анализатора 7 не поступает. Одновременно сигнал с выхода накопителя 9 сбрасывает накопитель 8 в нулевое состояние и устройство синхронизации по циклам переходит в режим поиска, При одновременном искажении двух и более нулей и хотя бы одной единицы и

0 при одновременном искажении двух и более единиц и хотя бы одного нуля, т.е. при наличии трех и более искажений в синхрогруппе на одном из выходов дешифратора искажений 3 "0".

При искажении трех и более единиц или трех нулей в синхрогруппе, на выходе дешифратора искажений 2 "0 .

З5 6

Все выходы дешифраторов искажений

2 и 3 подаются на входы трехвходового логического элемента И 6. Достаточно одного нуля на входе этого элемента

И 6, как на его выходе ноль.

Счетчик 12 управляется сигналами с блока 11. Счетчик 12 начинает считывание нулей с приходом первого разряда синхрогруппы и заканчивает счет нулей после прихода последнего разряда синхрогруппы.

Данное устройство синхронизации по циклам позволяет существенно повысить помехозащищенность при допустимых иокажениях символов синхрогруппы.

Фор мула изобретения

Устройство синхронизации по циклам, содержащее последовательно .соединенные регистр сдвига, дешифратор, первый анализатор и первый накопитель, последовательно соединенные второй анализатор и второй накопитель, к входу Сброс которого подключен выход первого накопителя, а также элемент И, триггер и генераторное оборудование, первый выход которогоподсоединен к первому входу второго анализатора, а второй выход — к второму входу первого анализатора, о т л и ч а— ю щ е е с я тем, что, с целью повышения помехозащищенности, введены последовательно соединенные первый дешифратор искажений и второй дешифратор искажений, первый и второй выходы кс торого подсоединены к первому и второму входу элемента И, к третьему входу которого подсоединен второй выход первого дешифратора искажений, первый вход которого подключен к входу регистра сдвига и является входом .устройства, а второй вход подключен к третьему выходу генераторного оборудования, к первому и второму входам которого подключены соответствующие выходы триггера, первый вход которого подключен к выходу первого накопителя, а второй вход подключен к выходу второго накопителя и входу Сброс первого накопителя, при этом. выход регистра сдвига подсоединен к второму входу второго дешифратора искажений, а выход элемента И подсоединен к второму входу второго анализатора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 661836, кл. Н 040 7/08, 1977.

2. Левин Л. С. и Плоткин М. А. Основы построения цифровых систем передачи. М., Связь", 1975, с. 119, рис. 4,2 (прототип).