Устройство цикловой синхронизации

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Социалистическими

Республик

<»944136 (6I ) Дополнительное к авт. свид-ву (22) Заявлено 29.12.80 (21) 3227557/1Ь-09 с присоединением заявки ¹ (23) Приоритет

Опубликовано 15.07.82. Бюллетень № 26

Дата опубликования описания 15.07.82 (5! )М. Кл.

Н 04 Ь 7/08

3Ьоударстмииый комитет

СССР ио делам иэобретеиий и открытий (53) УД K 621..394.662 (088.8) Л. П. Диденко, Н. П. Иванова, Ю.С. Ицкович, В.А. Молотков, Ю. С. Парижский и Б. Я. Цитрин (72) Авторы изобретения (7!) Заявитель (54) УСТРОЙСТВС ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

Устройство цикловой синхронизации от носится к радиотехнике и может исполь эоваться в системах передачи информационных сигналов.

Известно устройство цикловой синхронизации, содержашее дешифратор, на который подан синхросигнал и счетчик, связанный через ключ с генератором тактовых импульсов и подключенный к входу распределителя, фазовые выходы которого подключены к соответствующим накопителям, а выходы последних — к решающему блоку, управляющему ключом и порогом накопителей. В данном устройстве синхрь-1 сигнал расшифровывается в дешифраторе . и открывает ключ, через который тактовые импульсы проходят на счетчик, а с него - на распределитель импульсов, При атом со второго выхода дешифратора им- 20 пульсы поступают на входы всех накопителей, с фазами которых они совпадают.

При достижении содержимым одного иэ накопителей заданного порога, его фаза принимается решающим блоком за истин- ную. А состояние других накопителей говорит о состоянии канала, в зависимости от которого решающий блок изменяет по роги накопителей; что позволяет цовысить достоверность фазы цикловой синх ронизации Г 1 ).

Недостатком известного устройства является невысокая вероятность удержа ния синхрониэма в условиях интенсивных помех, обусловленная одинаковыми условиями работы всех накопителей независи мо от положения фазы шкловой сиихро низа ции.

Известно устройство цикловой синхронизации, содержащее входной накопитель, счетчик тактов, генератор тактовых импульсов, счетчик циклов, последовательно соединенные первый блок памяти и блок сравнения, а также элемент И и блок дешифраторов. Данное устройство может распознавать состояние наличия синхрониэма, сбоя синхронизма, ложного

3 94413 обнаружения сбоя и т. д. и принимать соответствующие решения t,2).

Однако при высоком уровне помех вероятность удержания синхронизма устройством снижается и увеличить ее нельзя, не увеличив при этом и вероятность ложного состояния синхронизма и вероятность ложного сбоя синхронизма, так как необходимое для этого изменение настройки дешифратора распространяется не только о на время истинной фазы, но и на все время работы, включая и ложные фазы счетчика тактовых импульсов, что снижает надежность работы устройства.

Пель изобретения — уменьшение вероятности сбоя синхронизма.

Поставленная цель достигается тем, что в устройство IIHKJIQBDM cHHxpoHBBBGHM> содержащее входной накопитель, счетчик тактов, генератор тактовых импульсов, счетчик циклов, последовательно соединенные первый блок памяти и блок сравнения, а также элемент И и блок дешифраторов, введены последовательно соединенные блок преобразования, коммутатор и первый регистр сдвига, последовательно соединенные датчик синхропоследовательности (СП) и второй регистр сдвига, счетчик сдвига, последовательно соединенные счетчик ошибок, пороговый блок и первый элемент ИЛИ, блок инверторов, блок вентилей, последовательно соединенные второй элемент ИЛИ, второй блок памяти и третий элемент ИЛИ, последовательно соединенные четвертый элемент ИЛИ, и

35 третий блок памяти, а также пороговый элемент и второй элемент И„первый и второй входы которого подключены к соответствующим выходам счетчика оши40 бок и входам порогового блока, первый и второй входы счетчика ошибок подключены к первому и второму выходам блока вентилей, третии и четвертый вы - ход которого подсоединены к входам четвертого элемента ИЛИ, пятый, шестой, 45 седьмой и восьмой выходы блока вентилей подсоединены к входам второго элемента ИЛИ, девятый и десятый выходы подсоединены к входам счетчика циклов, выход которого через последовательно соединенные пороговый элемент и третий блок памяти подсоединен к второму входу третьего элемента ИЛИ, одиннадцатый выход блока вентилей подсоединен к первому входу первого блока памяти, второй вход которого объединен с входом третьего блока памяти и BTopbIM входом второго блока памяти, первый вход которого подключен к первому входу .счетчика тактов, первый выход которого подсоединен к третьему.входу первого блока памяти и через блок сравнения к первым входам блока инверторов и блока вентилей. второй выход счетчика тактов подсоединен к вторым входам блока инверторов и блока вентилей, к третьим входам которых подсоединен выход счетчика сдвига, вход которого объединен с вторыми входами первого и второго регистров сдвига и подключен к шине импульсов сдвига, выход первого регистра сдвига подсоединен к четвертому входу блока инверторов, а выход второго регистра сдвига подсоединен к первому входу первого элемента И, к второму входу которого подключен первый выход блока инверторов, а выход подсоединен к четвертому входу блока вентилей, пятый, шестой, седьмой, восьмой и девятый входы которого подключены к соответствующим выходам блока инверторов, пятый вход которого объединен с десятым входом вентилей и подключен к выходу первого элемента

ИЛИ, выход второго элемента И подсоединен к одиннадцатому входу блока вентилей, к шестому входу блока инверторов, седьмой вход которого подключен к двенадцатому выходу блока вентилей, двенадцатый вход которого подключен к выходу третьего блока памяти, тринадцатый выход блока. вентилей через третий элемент ИЛИ подключен к седьмому входу блока инверторов и соответствующему входу коммутатора, дополнительный вход которого подключен к дополнительному выходу блока инверторов, к восьмому входу которого подключен четырнадцатый выход блока вентилей, к тринадцатсму и четырнадцатому входам которого подключены другие входы блока инверторов, а пятнадцатый выход блока вентилей объединен с выходом второго блока памяти.

На чертеже представлена структурная схема устройства.

Устройство цикловой .синхронизации содержит входной накопитель 1, блок 2 преобразования, генератор 3 тактовых импульсов, коммутатор 4, регистр 5 сдвига, счетчик 6 тактов, счетчик 7 сдвига, регистр 8 сдвига, датчик СП 9, элемент

И 10, блок 11 инверторов, содержащий инверторы 12 - 20, блок 21 дешифраторов, счетчик 22 ошибок, пороговый блок 23, блок 24 вентилей, содержащий вентили 25 - 38, элемент ИЛИ 39, элемент И 40, элемент ИЛИ 41, блок 42 сравнения, блоки 43 и 44 памяти, элемент чике 22 накапливается число ошибок при нулевых и единичных позициях СП соот» ветственно.

Далее сигналы со счетчика 22 поступают на пороговый блок 23 и блок 21 дешифраторов, в результате чего на выходе элемента И 40 формируется единичный сигнал при полном отсутствии ошибок, а на выходе элемента ИЛИ 39 формируется единичный сигнал в случае, если число ошибок в счетчике 22 превышает заданный порог.

Счетчик тактов 6 имеет коэффициент пересчета, равный числу тактов в цикле, и при счете импульсов генератора 3 один раз за цикл вырабатывает единичный цикловый сигнал, соответствующий истинной фазе цикловой инхронизации, который в течение соответствующего такта открывае вентили 27 - 31. При этом, в случае полного отсутствия ошибок, единичный сигнал с элемента И 40 про,ходит через вентиль 31, элемент ИЛИ 46

,и устанавливает или подтверждает нуле:вое состояние блоков 43 и 44 памяти и блока 47 памяти, выходной сигнал которого проходит через инвертор 20, вентиль

27 и устанавливает в нулевое состояние счетчик 49 циклов со сбоем синхронизации. То же самое происходит в случае, если на выходе элемента И 40 - нулевой сигнал, и на выходе элемента ИЛИ 39 сформирован нулевой сигнал, свидетельствующий о малом ксатнчестве ошибок, который через инвертор 14, вентили 32, 30 и вентильь 34, открытый при нулевом состоянии блока 44 памяти, проходит на второй вход элемента ИЛИ 4-6. Этим подтверждается наличие синхронизации.

Если же в этом такте на выходе элемента ИЛИ 39 формируется единичный сигнал, что свидетельствует о превыше нии допустимого количества ошибок, то этот сигнал проходит через вентиль 29, элемент ИЛИ 41 и устанавливает блок

47 памяти в единичное состояние и, воздействуя на установочный вход счетчика

6 тактов подтверждает его установку в состояние, соответствующее истинной фазе синхронизации. Сигнал сбоя с выхода блока 47 памяти поступает на вентиль

28, через который цикловый сигнал проходит на счетчик 49 циклов со сбоем синхронизации. Одновременно сигнал сбоя поступает с блока 47 памяти на элемент ИЛИ 45 и далее на первый вход коммутатора 4, в результате чего в следующем пикле в регистр 5 сдвига проходит сигнал с блока 2 преобразова5 944136 6

ИЛИ 45, элемент ИЛИ 46, блок 47 памяти, пороговый элемент 48 и счетчик 49 циклов.

Устройство цикловой синхронизации работает следующим образом. 5

Принимаемый сигнал синхропоследовательности накапливается во входном накопителе 1 по одному разряду в каждом такте. Синхропоследовательность представляет собой И - разрядный двоичный to код (основной), каждый разряд которого

"0 или "1 " закодирован двумя разрядами защитного кода, соответственно 01 или "10". Во входном накопителе 1- содержится 2-И принятых последними раз- Is рядов защитного кода. Вследствие воздействия помех в канале связи часть разрядов оказывается искаженной, при этом элемент основного кода вместо вида 10 или "01" имеет вид "00" или "11, что называется стиранием элемента основно» го кода.

Иэ входного, накопителя 1 сигнал поступает в блок 2. В блоке 2 преобразования все стирания преобразуются к 25 виду "00" и к виду "11".

В каждом такте коммутатор 4 пропускает сигнал блока 2 при нулевом сигнале на выходе элемента ИЛИ 45, что возникает в такте, соответствующем фазе З0 цикловой синхронизации, когда на выходе счетчика 6 тактов формируется единичный цикловый сигнал, при условии, что в предыдущем цикле не было сбоя и блок памяти 47 находится в нулевом состоянии, и не включен режим жесткой синхронизации (блок 44 памяти находится в нулевом состоянии). Во всех остальных случаях через коммутатор 4 проходит нулевой сигнал блока 2. Сигналы блока 2 после коммутатора 4 поступают в регистр сдвига 5. Одновременно в регистр сдвига 8 записывается сигнал СП от датчика СП 9, Далее на управляющие входы регистров сдвига 5 и 8 и счетный вход счетчика 7 сдвигов поступает 2 -и .импульсов сдвига. При этом в случае, если в разряде эталонной СП стоит единица, а в соответствующем разряде принятого сигналаноль, то на выходе элемента И 10 формируется сигнал ошибок, который через вентиль 25 проходит в счетчик ошибок 22 на на нулевых позициях СП при нулевом значении младшего разряда счетчика 7, а при единичном значении младшего разря55 да счетчика 7 - проходит через вентиль

26 в счетчик ошибок 22 на единичных позициях СП. Таким образом, после про хождения 2-И импульсов сдвига в счет7 9441 ния, что приводит к выявлению большего количества ошибок.

Следует отметить, что если блок 47 памяти находится длительное время в состоянии сбоя (единичном состоянии), то каждый цикловый импульс проходит со счетчика 6 тактов через вентиль 28 на счетчик 49 циклов. При достижении в счетчике 49 циклов заданного порога на выходе порогового элемента 48 формируется сигнал, который устанавливает блок 44 памяти в единичное состояние.

При этом независимо от номера такта на выходе элемента ИЛИ 45 присутствует единичный сигнал и через коммутатор 4 >s проходит сигнал от блока 2 преобраэова» ния, что приводит к выявлению большего количества ошибок, и, кроме того, сброс блока 47 памяти, свидетельствующий о восстановлении синхронизации, может про-20 изойти только при безошибочном совпадении принимаемой СП с эталонной СП, когда в такта соответствующем истинной фазе цикловой синхронизации, на выходе алемента И 40 формируется единичный 25 сигнал, проходящий через вентиль 31 и элемент ИЛИ 46 на блок 47 памяти.

Сигнал с выхода вентиля 32, свидетельствующий о небольшом количестве ошибок, не проходит через закрытый вентиль 34 зо на нулевой вход блока 47 памяти, а проходит в такте, соответствующем истинной фазе синхронизации, через открытый вентиль 38, элемент ИЛИ 41 и подтверждает состояние сбоя в блоке 47 памяти.

И случае, если устройство фиксирует совпадение принятой СП и эталонной СП в такте, номер которого не соответствует истинной синхронизации, в открытом сос40 тоянии находятся вентили 33 и 34, Поатому, если количество ошибок равно нуmo, то единичный сигнал с выхода алемента И 40 проходит. через вентиль 34. элемент ИЛИ 4-1, устанавливает блок 47

45 памяти s единичное состояние и, воздействуя на установочный вход, устанавливает счетчик 6 тактов в состояние, соответствующее истинной фазе цикловой синхронизации, т. е. корректирует фазу синхронизации. Если же произошло совпа- дение С7<, с небольшим допустимым количеством ошибок, то единичный сигнал с выхода вентиля 32 проходит через вентиль 33 на входы вентилей 35 и 36, которые управляются выходным сигналом 5 блока 42 сравнения. В исходном состоянии на выходе блока 42 сравнения сформирован нулевой сигнал, который через

36 Й инвертор 18 открывает вентиль 35 и сиг-нал с выхода вентиля 35 поступает на вход записи блока 43 памяти. При атом номер такта, в котором произошло совпадение С1 с небольшим количеством ошибок с информационного выхода счет— чика тактов 6 записывается в блок 43 памяти. Сигнал о записанном номере во всех последующих тактах поступает с блока 43 памяти на блок 42 сравнения, на другой вход которого поступает сигнал о номере со счетчика тактов 6.

Если в дальнейшем совпадение С с небольшим допустимым количеством ошибок произойдет в такте, номер которого совпадает с номером, записанным в блоке 43 памяти, то вследствие наличия в этом такте единичного сигнала на выходе блока 42 сравнения сигнал с вентиля 33 проходит через открытый вентиль

36, элемент ИЛИ 41 и устанавливает блок 47 памяти в единичное состояние и счетчик тактов 6 в состояние истинной фазы пикловой синхронизации, т. е. про исходит корректировка фазы цикла.

Следует отметить, что блок 43 памя.ти хранит записанный номер такта только до момента возникновения первого сигнала, подтверждающего наличие синхронизма, так как в этом случае сигнал с выхода элемента ИЛИ 46 сбрасывает блок 43 памяти в исходное состояние.

Эффективность предлагаемого устройства особенно высока в условиях воздей» ствия интенсивных помех и при резком изменении состояния канала связи.

Формула изобрете ния

Устройство цикловой синхронизащ и, содержащее входной накопитель, счетчик тактов, генератор тактовых импульсов, счетчик циклов, последовательно соединенные первый блок памяти и блок сравнения, а также элемент И и блок деши< раторов, о т л и ч а ю щ е е с я тем, что, с целью уменьшения вероятности сбоя синхрониэма, введены последовательно соединенные блок преобразования, коммутатор и первый регистр сдвига, последовательно соединенные датчик синхропоследовательности (СП) и второй регистр сдвига, счетчик сдвига, последовательно соединенные счетчик ошибок, пороговый блок и первый алемент ИЛИ, блок инверторов, блок вентилей, последовательно соединенные второй элемент ИЛИ, второй блок памяти и третий элемент ИЛИ, последова9 0441 тельно соединенные четвертый элемент

ИЛИ и третий блок памяти, а также пороговый элемент и второй элемент И, перрвый и второй входы которого подключены

I к соответствуюшим выходам счетчика ошибок и входам порогового блока, первый и второй входы счетчика ошибок подключены к первому и второму выходам блока вентилей, третий и четвертый выход которого подсоединены к входам четвертого эле- tO мента ИЛИ, пятый, шестой, седьмой и восьмой выходы блока вентилей подсоединены к входам второго элемента ИЛИ, девятый и десятый выходы подсоединены к входам счетчика циклов, выход которого 15 через последовательно соединенные пороговый элемент и третий блок памяти подсоединен к второму входу третьего элемента

ИЛИ, одиннадцатый выход блока вентилей подсоединен к первому входу первого блс щ ка памяти, второй вход которого объединен с входом третьего блока памяти и вторым входом второго блока памяти, первый вход которого подключен к перво» му входу счетчика тактов, первый выход 2s которого подсоединен к третьему входу первого блока памяти и через блок сравнения к первым входам блока инверторов и блока вейтилей, второй выход счетчика тактов подсоединен к вторым входам бло-зо ка инверторов и блока вентилей, к третьим входам которых подсоединен выход счетчика сдвига, вход которого объединен с вторыми входами первого и второго регистров сдвига и подключен к ши- 35 не импульсов сдвига, выход первого регистра сдвига подсоединен. к четвертому

36 10 входу блока инверторов, а выход второго регистра сдвига подсоединен к первому входу первого элемента И, к второму входу которого подключен первый выход блока инверторов, а выход подсоединен к четвертому входу блока вентилей, пятый, шестой, седьмой, восьмой и девятый входы которого подключены к соответствуюшим выходам блока инверторов, пятый вход которого объединен с десятым входом блока вентилей и подключен к выходу первого элемента ИЛИ„выход второго элемента И подсоединен к одиннадцатому входу блока вентилей и шестому входу блока инверторов, седьмой вход которого подключен к двенадцатому выходу блока вентилей, двенадцатый вход которого подключен к выходу третьего блока памяти, тринадцатый выход блока вентилей через третий элемент ИЛИ подключен к седьмому входу блока инверторов и соответствующему входу коммутатора, дополнительный вход которого подключен к дополнительному выходу блоха инверторов, к восьмому входу которого подключен четырнадцатый выход блока вентилей, к тринадцатому и четырнадцатому входам которого подключены другие входы блока инверторов, а пятнадцатый выход блока вентилей объе- динен с исходом второго блока памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

No 684757, кл. Н 04 1 7/08, 1977.

2. Авторское свидетельство СССР

% 641670, кл. Н 04Ь 7/08, 1977 (прототип) .