Устройство для управления памятью

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополиительное к авт, свид-ву(22) Заявлено 020780 (21)2984868/18 24 (З1) М КП-

G 06 F 13/О 6 с присоединением заявки ¹â€” (23) Приоритет—

Государственный комитет

СССР по делам изобретений н открытий (%3) УДК 681 ° 325 (088. 8) Опубликовано 300982. Бюллетень № 36

Дата опубликования описания 3@0982 (72) Автор изобретения

Р.В А о ов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ

Недостатком известного устройства является большой объем оборудова/ ния и невысокая надежность.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее два генератора, три распределителя, два счетчика, два коммутатора, группу элементов И, группу сумматоров по модулю два, три трйггера, два элемента И, дешиф- 20 ратор (2).

Однако конструкция известного устройства не позволяет реализовать алгоритм контроля и/или диагностики при возникновении сбоя, отказа в па- . мяти или устройстве управления памятью для обнаружения и коррекции неисправности, что приводит к снижению надежности устройства.

Целью изобретения является повышение надежности устройства.

Изобретение относится к вычислительной технике и может быть применено в устройствах управления памяти

ЭВМ.

Известно устройство для управления памятью, содержащее блок управления, память, распределитель, блок обработки информации 1).

Поставленная цель достигается тем, что в устройство для управления памятью, содержащее дешифратор, генератор сигналов регенерации, выход которого соединен с первым входом первого распределителя и входом первого счетчика, выход которого соединен с первым входом первого коммутатора, выход которого соединен с первым выходом устройства, первый выход первого распределителя соединен с вторьхн входом первого коммутатора, генератор синхросигналов, выход которого соединен с первыми входами первого и второго элементов И и с входом элемента

НЕ, выход которого соединен с синхровходом первого триггера, выход которого соединен с вторым входом первого элемента И, .третий вход которого соединен с выходом второго триггера, Р-вход которого соединен .с первьм входом устройства, выход первого элемен та И соединен с управляющим входом второго распределителя, первый выход которого соединен с четвертым входом первого элемента И, н вторым входом первого распределителя, второй выход второго распределителя соединен с

D-входом третьего триггера, выход вто,рого элемента И соединен с входом вто962963 рого счетчика и с пятым входом первого элемегта И, первый выход второго счетчика соединен с управляющим входом третьего распределителя, aего выход соединен с первыми входами элементов И группы, второй выход второ- 5 го счетчика соединен с вторым входом второго элемента И третий вход которого соединен с выходом третьего триггера, четвертый вход второго элемента

И. соединен с первым выходом второго 1Î ,коммутатора, первый вход которого, второй вход регистра и первый вход ,:дешифратора соединены с выходом третьего распределителя, второй вход устройства соединен с вторыми входами элементов И группы, выходы которых соединены соответственно с первыми входами сумматоров по модулю два группы, выходы которых соединены с первыми входами регистра, выход кото-2О рого соединен с вторым входом второго коммутатора, второй выход которого соединен с вторым выходом устройства и вторым входом дешифратора, выходы которого соединены соответственно с вторыми .входами сумматоров группы по модулю два, введены формирователи циклов чтения и записи и элемент

ИЛИ, причем второй выход первого распределителя соединен с первыми входами формирователей циклов чтения и записи, первые выходы которых соединены с входами элемента ИЛИ, выход которого соединен с вторым входом первого триггера и с шестым входом первого элемента И, третий M выход второго распределителя соединен с вторым входом формирователя циклов чтения, а четвертый выход второго распределителя соединен с вторым входом формирователя циклов ф) записи, второй выход которого соединен с третьим входом первого распределителя, второй выход формирователя циклов чтения соединен с третьим входом первого коммутатоРа. 45

Формирователь циклов чтения содержит генератор циклов, счетчик, триггер, коммутатор, два элемента ИЛИ, элемент И, причем первый вход формирователя циклов чтения соединен с первыми входами триггера и коммутатора, а второй вход формирователя циклов чтения соединен с первыми входами генератора циклов и элемента

И, вторые входы которых соединены с первым входом первого элемента

ИЛИ и первым выходом счетчика„ второй выход которого соединен с вторым входом коммутатора, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым выходом формирователя циклов чтения, первый выход которого соединен с выходом первого элемента

ИЛИ, второй вход которого и второй вход второго элемента ИЛИ соединены с выходом триггера, второй вход которого соединен с выходом элемента И, выход генератора циклов соединен с входом счетчика., Кроме того, формирователь циклов записи содержит генератор циклов, счетчик, коммутатор, причем первый и второй входы формирователя циклов записи соединены соответственно с первыми входами генератора циклов и коммутатора, первый и второй вь-.ходы которого соединены с первыми и BTQрым выходами формирователя циклов записи, выход генератора циклов соединен с входом счетчика, первый и вто. рой выходы которого соединены с вторыми входами генератора циклов и коммутатора.

На фиг.1 приведена блок-схема устройства для управления памятью, на фиг.2 — блок-схема формирователя циклов чтения, на фиг,3 - блок-схеб ма формирователя циклов записи.

Устройство для управления памятью содержит генератор 1 сигналов регенерации,. счетчик 2, коммутатор 3, формирователь 4 циклов чтения, формирователь 5 циклов записи, элемент

ИЛИ б, распределитель 7, генератор

8 синхросигналов, триггер 9„входы

10 и 11 устройства, выходы 12 и 13 устройства, выходы 14,15,16 распределителя, выход 17 элемента ИЛИ б, элемент И 18, входы 19 и 20 элемента И 18, элемент НЕ 21, триггер

22, вход 23 элемента И 18, распределитель 24, триггер 25 элемент

И 26, счетчик 27, распределитель

28, группа и элементов И 29, группа сумматоров 30, регистр 31, коммутатор 32, дешифратор 33.

Формирователь 4 циклов чтения (фиг.2) содержит входы 34 и 35, выходы 36 и 37, генератор 38 циклов,озлемент И 39, счетчик 40, триггер 41, элемент ИЛИ 42, коммутатор

43, элемент ИЛИ 44.

Формирователь 5 циклов записи (фиг.3) содержит входы 45 и 46, выходы 47 и 48, генератор 49 циклов, счетчик 50, коммутатор 51.

Устройство позволяет организовать режим контроля и/или диагностики своих информационных магистралей и накопителя (не показан), из. которого производится считывание.

Устройство работает следующим образом.

На вход 10 устройства поступает сигнал включения и запоминается на втором триггере 22. При этом с генератора 8 поступают на вход 19 элемента И 18,- импульсы, частота и длительность которых определяют алгоритм работы распределителя 24.

С выхода элемента И 18 сигнал поступает на вход распределителя 24.

С входа 19 через элемент НЕ 21 уста962963 навливается первый триггер 9, что .обуславливает в совокупности с другими входными сигналами элемента

И 18 режим диагностики. Распределитель 24 посылает на второй вход формирователя 4 циклов чтения с выхода 14 сигнал начала цикла многократного чтения, По этому сигналу на первом выходе формирователя 4 вырабатывается сигнал блокировки, который псступает на вход элемента

ИЛИ 6 и с его выхода 17 поступает на второй вход первого триггера

9 и на шестой вход элемента И 18.

Длительность и количество сигналов блокировки определяются количеством г5 ,циклов многократного чтения. Одновременно на втором выходе формирователя 4, вырабатывается сигнал необходимый для организации с помощью распределителя 7 и коммутатора 3 режима многократного чтения информации из накопителя. Сигнал о начале этого режима снимается с первого

| выхода 12 устройства.

С второго выхода распределителя

7 на первые входы формирователей циклов чтения и записи поступает управляющий сигнал завершения цикла обра. щения и сигнал начала цикла регенерации (для полупроводникового ЗУ на динамических МОП ИС) для прерывания на время регенерации работы памяти в диагностическом режиме. В устрой- . стве предусмотрены средства работы с указанным вьв|е типом памяти. Генератор 1 вырабатывает последовательность сигналов требования регенерации, которые прерывают работу устройства для проведения рег-„енерации ячеек накопителя. По каждому последующему сигналу генератора 1 на выхо- 4О де счетчика 2 изменяется на единичку адрес массива ячеек ЗУ, которые требуют регенерации. Распределитель

7 по сигналу генератора 1 переключает коммутатор 3 для выдачи необ- 45 ходимого для регенерации адреса с выхода счетчика 2 в накопитель.

Работа устройства основана на конт. роле и исправлении периодически считываемой информации из накопителя. Q)

Считанная информация для обработки поступает на информационный вход

11 устройства и далее на первые входы группы элементов И 29, число и которых равно разрядности считывае- 5$. мой информации. К моменту считывания на вторые входы элиментов И 29, вторые входы сумматоров 30, вторые входы регистра 31, первый вход дешифратора 33 и первый вход коммутатора 32 поступает стробирующий сигнал с выхода распределителя 28, .разрешающий обработку входной информации. Строб вырабатывается по сигналу распреде,лителя 24 с выхода 16 через триггер

l25, элемент И 26, счетчик 27 и распределитель 28. Таким образом, при поступлении строба считанная информация проходит через элемент И 29 на первые входы группы из п сумматоров 30 по модулю два. При необходимости исправления информации, которая определяется дешифратором 33, с его выхода выдается ".1" в тот сумматор 30, на первый вход которого поступил искаженный разряд, при этом данный. разряд ннвертируется на выходе сумматора 30 и через регистр

31 и коммутатор 23 поступает на информационный выход 13 устройства.

Одновременно распределитель 24 вырабатывает на выходе 15 сигнал для формирователя 5 циклов записи для . перезаписи в контролируемую ячейку накопителя хранившейся ранее в ней информации, которая поступает на входной регистр с информационного выхода 13. При этом происходит замещение записанной искаженной информации в1накопителе на исправленную.

Искажение информации возможно как при повреждении накопителя, так и и при неисправности устройства для управления памятью. При появлении на выходе 13 исправленной информации с первого выхода коммутатора 32 выдается сигнал на четвертый вход элемента И 26 о завершении коррекции информации для прекращения выработки стробирующего сигнала. После этого с выхода эЯемента И 26 подается сигнал на вход 20 элемента И 18 о завершении (начале) режима диагностики ° Этот сигнал через элемент И 18 поступает на вход распределителя 24 и далее с его первого выхода поступает на второй вход распределителя 7 и вход 23 элемента И 18. Этим сигналом производится установка устройства в исходное состояние. С первого выхода распределителя 7 сигнал окончания работы поступает на второй вход коммутатора 3 и далее †на выход 12 устройства.

Сигналы, показывающие режим работы устройства (чтение, запись), поступают также на выход 12 устройства.

Аналогично производится диагностическая запись в ячейку накопителя диагностической информации, в случае если исправить возникшую ошибку (сбой) не удалось и необходимо проверить оборудование на устойчивый отказ. с рователь 5 циклов записи предназначен для формирования запускающих импульсов цикла записи, число и периодичность которых определяются алгоритмом работы устройства управления памятью в режиме контроля и/или диагностики. Запись выполняется в дефектную ячейку ОЗУ.

Формирователь 5 циклов записи выполняет функции, сходные с функциями формирователя 4 циклов чтения, 962963,Пр сигналу начала записи диагности= чеекой информации (например, запись . Д" и запись "1" или запись информации инверсной считанной), который нуступает с выхода 15 распределителя

34 устройства управления памяти,. генератор 49 начинает формирование импульсов, необходимых для работы счетчика 50. При этом счетчик 50 посылает через коммутатор 51 на вход элемента ИЛИ 6 сигналы начала циклов записи. По окончании цикла записи диагностической информации счетчик 50 посылает сигнал блокировки работы генератора 49, и формиро- ватель 5 циклов записи переходит f5 в режим ожидания. Формирователь 5 циклов записи может продолжить свою работу, если необходимо выполнить восстановление информации в дефектной ячейке. 20

Формирователь 4 циклов чтения предназначен для формирования.запускающих импульсов цикла чтения, число и периодичность которых определяются алгоритмом работы устройства управления памяти в режиме контроля и/или диагностики. Чтение выполняется из дефектной ячейки ОЗУ.

По сигналу начала пикла многократного чтения, который поступает с выхода 14 распределителя 24 устройства . Управления памяти, генератор 3S начинает формирование счетных импульсов, поступающих на вход счетчика 40, частота, длительность и количество которых зависят от характеристики

ОЗУ,. Запускающие импульсы на начало циклов чтения а первого выхода счет., чика 40 через коммутатор 43 и элемент

HJIH 44 поступают на первый выход 36 формирователя 4 циклов чтения и далее — на вход коммутатора 3.

ПосЛе окончания цикла многократно го чтения на втором выходе счетчика

40 формируется сигнал окончания цик- 45 ла многократного чтения, который бло. кирует работу генератора 38 и разрешает прохождение запускающих импуль-сов через элемент И 39 на вход триггера 41. Последний по сигналу начала 5О цикла чтения диагностической информации, записанной в дефектную ячейку

ОЗУ, формирует импульсы начала чтения, которые через элемент ИЛИ 44 поступают с выхода 37 на коммутатор 55

3. Управление работой коммутатора

43 и триггера 41 производится сигналами, поступающими со входов 34 и 35.

Предлагаемое устройство для управ- О ления памятью позволяет реализовать режимы автоматического контроля и диагностики, что приводит к существенвенному увеличению надежности при минимальных затратах на оборудование.

Формула и з обре те ния

1. Устройство для управления памятью, содержащее дешифратор, генератор сигналов регенерации, выход которого соединен с первым входом, первого распределителя и входом первого счетчика, выход которого соединен с первым входом первого комму татора, выход которого соединен с первым выходом. устройства, первый выход первого распределителя соединен с вторым входом первого коммутатора, генератор сигналов, выход которого соединен с первыми входами первого и второго элементов И и с входом элемента НЕ, выход которо ° го соединен с синхровходом первого триггера, выход которого соединен с вторым входом первого элемента

И,. третий вход которого соединен с выходом второго триггера, D-вход которого соединен с первым входом устройства, выход первого элемента

И соединен с управляющим входом второго распределителя, первый выход которого сОединен с четвертым входом первого элемента И, и вторым входом первого распределителя, второй выход второго распределителя соединен с D-входом третьего триггера, выход второго элемента И соединен с входом второго счетчика и с пятым входом первого элемента И, первый выход второго счетчика соединен с управляющим входом третьего распределителя, а его выход соединен с первыми входами элементов И группы, второй выход второго счетчика соеди-. нен с вторым входом второго элемента

И, третий вход которого соединен с выходом третьего триггера, четвертый вход второго элемента И соединен с первым выходом второго коммутатора, Рервый вход которого, второй вход регистра и первый вход дешифратора соединены с выходом третьего распределителя, второй вход устройства соединен с вторыми входами элементов И группы, .выходы которых соединены соответственно с первыми входами сумматоров по модулю два группы, выходы которых соединены с первыми входами регистра, выход которого соединен с вторым входом второго коммутатора, второй выход которого соединен с вторым выходом устройства и вторым входом дешифратора, выходы которого соединены соответственно с вторыми входами сумматоров группы по модулю два, о т л и ч а ю щ е— е с я тем, что, с целью повышения надежности, в него введены формирователи циклов чтения и записи и элемент ИЛИ, причем второй выход первого распределителя соединен с первыми входами формирователей циклов чтения и записи, первые выходы которых

962963 соединены с входами. элемента.ИЛИ, выход которого соединен с вторыи входом первого триггера н с шестым вхо-: дом первого элемента И, третий выход второго распределителя соединен с вторым входом формирователя циклов чтения, а четвертый выход второго распределителя соединен с вторым входом формирователя циклов записи, второй выход которого соединен с тре.тьим входом первого распределителя второй выход формирователя циклов чтения соединен с третьим входом nepsoro коммутатора.

2. Устройство по п.1j о т л ич а ю м е е с я тем„ что формирова- 15 тель циклов чтения содержит генератор циклов, счетчик, триггер, коммутатор, два элемента ИЛИ, элемент И, причем к первому входу формирователя подключен вход триггера и первый 20

1вход коммутатора, а к второму вхо ду формирователя подключены первые вкодЫ генератора циКлОв И ЭлЕмекта И, вторые входы которых соединены с первьм входом первого элемента ИЛИ и д5 ,первым выходом счетчика, второй выход-которого соединен с вторыми входом коммутатора, выход которого соединен с первъм входом второго элемента ИЛИ, выход которого соединен с вторым выходом формирователя, первый выход которого соединен с выходом первого элемента ИЛИ, второй вход которого и второй вход второго элемента ИЛИ соединены с выходом триггера, вход которого соединен с выходом элемента И, выход генератора циклов соединен с входом счетчика.

3. Устройство по .1, о т л нч а ю-щ е е с я тем, что формирователь циклов записи содержит генератор циклов, счетчик, коммутатор, причем к первому н второму входам формирователя подключены соответственно первые входы генератора циклов и коммутатора-, первый и второй выходы которого соединены с первым и ,вторым выходами формирователя, выход генератора циклов соединен с .входом счетчика, первый и второй выходы которого соединены с вторыми входами генератора циклов и коммутатора.

Источники .информации, принятые во внимание при экспертизе

1. Каган Б.М. Электронные вычислительные машины и системы. И., "Энергия", 1979, с. 431-436.

2. Авторское свидетельство СССР

В 556444, кл. G 06 Р 13/06, 1976 (прототип).

962963 (РигЗ

Составитель В. Щербаков

Редактор И. Михеева ТехреЖМ.Тепер Корректор Е.Рошко.

Заказ 5 5 0 Тираж 73 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4