Устройство циклового фазирования аппаратуры передачи двоичных сигналов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ" СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик

<11>965006 (61) Дополнительное к авт. свид-ву(22) Заявлено 160381 (21) 3261327/18-09

t51)M Кл з с присоединением заявки ¹

Н 04 L 7/08

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 07.10.82. Бюллетень ¹ 37

t53) УДК621. 394. .662.2 (088.8) Дата опубликования описания 07.10.82 (72) Авторы изобретения

С.П.Вольфбейн, Е ° А.Каплинская, М.A.Ëóãîâñ (71) Заявитель (54) УСТРОЙСТВО ЦИКЛОВОГО ФАЗИРОВАНИЯ АППАРАТУРЫ

ПЕРЕДАЧИ ДВОИЧНЫХ СИГНАЛОВ

Изобретение относится к технике передачи дискретной информации, а именно к устройствам синхронизации по циклам передающей и приемной частей аппаратуры передачи двоичных сигналов при использовании распределенной,синхрокомбинации.

Известно устройство циклового фазирования аппаратуры передачи двоичных сигналов, содержащее последовательно соединенные входной блок стробирования, блок .коррекции, дешифратор и блок памяти, выход которого подсоединен к объединенным вторым входам блока коррекции и дешифратора, а также решающий блок (1).

В этом устройстве в процессе вхождения в синхронизм осуществляется параллельный поиск синхрокомбинации (CK) на всех возможных местах ее размещения в цикле, но требуется запоминание значительно меньшего объема информации.

Такое устройство обеспечивает малое время вхождения в синхронизм, однако точность фазирования невелика.

Цель изобретения — повышение точности фазирования.

Поставленная цель достигается тем, что устройство циклового фаэирования аппаратуры передачи двоичных сигналов, содержащее последовательно соединенные входной блок стробирования, блок коррекции, дешифратор и блок памяти, выход которого подаэединен к объединенным вторым входам блока коррекции и дешифратора, а также решающий блок, введены последовательно соединенные блок контроля синхронизма, элемент И и сумматор,пер вый выход которого через решандаий блок подсоединен к первому входу блока контроля синхронизма, ко второму входу которого, объединенному со вто15 рым входом элемента И, подключен второй выход дешифратора,. первый вход которого подсоединен ко второму входу сумматора, к третьему входу которого подсоединен выход блока контроля синхронизма, четвертый. вход . сумматора объединен со вторым входом дешифратора, а второй выход сумматора подсоединен ко второму входу блока памяти.

На чертеже изображена структурноэлектрическая схема устройства.

Устройство циклового фазирования содержит входной блок 1 стробирования,. блок 2 коррекции, дешифратор 3, сумматор 4, решающий блок 5, блок 6 па965006 мяти, блок 7 контроля синхронизма и, 7 контроля синхронизма переходит в элемент И 8. состояние "Возможное отсутствие син-.

Устройство работает следующим об- хронизма".

В этом состоянии блок 7 контроля

Приходящие на вход символы строби- синхронизма подает постоянную логируются в блоке 1 стробирования и по- 5 ческую единицу на первый вход элеступают далее в блок 2 коррекции. На мента И 8, разрешая тем самым прохожоперативный вход блока 2 коррекции дение в сумматор 4 импульсов из дезаведен выход блока 6 памяти, по ко- шифратора 3, а также на управляющий торому в параллельном двоичном коде вход сумматора 4, обеспечивая ему поступают определенные двоичные чис- 10 воэможность выполнения операции сумла. Каждое такое число определяет мирования, На вход второго слагаемопорядковый номер символа СК, с ко- го сумматора 4 из блока 6 памяти поторым блок 2 коррекции сравнивает ступают двоичные числа, и, если на очередной принятый информационный управляющем выходе дешифратора 3 в символ . данном тактовом интервале появляет-

В случае совпадения информацион- ся импульс, то через элемент И 8 он ного символа с соответствующим сим- поступает на вход первого слагаемо-. волом CK на операционном выходе . ro сумматора 4. дешифратора 3 по сигналу из блока 2 Сумматор 4, получая такой имкоррекции устанавливается двоичное пульс, увеличивает на единицу двоиччисло,.на единицу большее того, ко- ное число, поступившее íà его вход торсе было в данном тактовом интер.— второго слагаемого, и результат слевале на выходе блока 6 памяти. Сле- дующим тактом записывается в ячейку дующим тактом это число записывается блока 6 памяти. Таким образом осуществ блок 6 памяти и появится на его

25 вляется подсчет обнаруженных СК для выходе через r тактов (=, где N - каждой группы позиций в цикле в течечисло бит в цикле, — число бит цик- ние п циклов подряд. Подсчет продолла отведенных для СК) . ается до тех пор, пока в сумматоре

Г

В устройстве в пределах одного 4 для какой-то одной из групп позицикла параллельно и независимо обра- ций не будет получено число и. Тогда батываются все г групп символов, в ЗО из сумматора 4 в решающий блок 5 покоторых возможно размещение СК. К ступает соответствующий сигнал, по концу цикла по крайней мере в одной которому последний вырабатывает,. сигиз групп символов будет обнаружена нал подстройки аппаратуры, означаюСК. В это же время на управляющем щий, что состояние синхронизма по выходе дешифратора 3 появится импульс,35 циклам зафиксировано. который подается на первый выход Если в какой-либо из групп позиэлемента И 8 и второй вход блока 7 ций в цикле в процессе поиска было зафиксировано несовпадение очередного информационного символа с соотсинхронизма с дополнительного выхода 4g ветствующим символом СК, то блок 2 решающего блока 5 поступает управляю- коррекции. вырабатывает управляющий щий сигнал — метка, котор я о орая отме- сигнал которым уменьшается двоичное

Г чает в цикле группу позиций, на кото- число на операционном выходе дешифрых в предыдущих циклах размещалась ратора 3, а также обнуляются выходы

СК. Если импульс с управляющего выхо- 4 сумматора 4 для данной группы позида дешифратора 3 совпадает во време- ций. В этом случае подсчет СК в данни с указанной меткои, то

II II блок 7 ной группе позиций начинается заново. контроля синхронизма остается в сос Предлагаемо у р е ст ойство позволяет тоянии "Наличие синхронизма" (или пе- существенно повысить точность .фазирореходит в него). В этом состоянии с вания, а также уменьшить долю СК в выхода блока 7 контроля синхронизма групповом сигнале. на первый вход элемента И 8 поступает сигнал логического нуля, благодаря чему на входе первого слагаемого сум- . Формула изобретения матора 4 будет нуль. Кроме того, сиг" и ского н ля поступает на уп- > устройство циклового фазирования ачи воичных сигнаравляющий вход сумматора 4, и послед- аппаратуры передачи двоичн ний записывает во все свя е связанные с ним лов, содержащее последовательно соеячейки блока 6 памяти двоичные числа диненные входной блок стробирования, блок коррекции, дешифратор и блок паЕсли на позициях цикла, и иях икла отмечае- .60 мяти, выход которого подсоединен ам блока мых сигналом с доп олнительного выхо- к объединенным вторым входам лока да решающего блока, не о н

5 б аружена коррекции и дешифратора, а также

СК, т.е., "метка" из решающего блока решающий блок, о т л и ч а ю щ е е

5 не совпадает во времени с имп м уль- с я тем что, с целью повышения точI сом на выходе дешифр т ф атора 3 то блок 65 ности фазирования, введены последо1

965006

Составитель Т. Поддубняк

Редактор )1.Авраменко ТехредМ.Гергель КорректорА. Ференц

Заказ 7690/47 Тираж 688 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4 вательно соединенные блок контроля синхронизма, элемент H,,è сумматор, первый выход которого через решающий блок подсоединен к первому входу блока контроля синхрониэма, ко второму входу которого, объединенному со вторым входом элемента И, подключен второй выход дешифратора, первый вход которого подсоединен ко второму входу сумматора,. к третьему входу которого подсоединен выход блока контроля синхрониэма, четвертый вход сумматора объединЕн со вторым входом .дешифратора, а второй выход сумматора подсоединен ко второму входу блока памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 651494, кл. Н 04 h 7/08, 1977 (про10 тотип).