Запоминающее устройство с блокировкой неисправных ячеек

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскими

Социалистических

Республик

<>972599 н (61) Дополнительное к авт, сеид-ву р М g> з (22) Заявлено 22. 04. 81(21) 3276555/18-24 с присоединением заявки ¹ (23) Приоритет

G 11 С 29/00

Государственный комитет

СССР по делам изобретений и открытий

lSSi УДК 681,327 (088 ° 8) Опубликовано 071182. Бюллетень йо 41

Дата опубликования описания 07 ° 11 ° 82 Г н» н.в.огннн, lo.а.вонанон, Ю.в.нннВхоновн В Н.Bocxpox -" <.

i: ъ

Московский ордена Ленина энерге иченнский..инстнитут".,:, и Западно-Сибирский научно-иссл довательский геологоразведочный нефтя и институт

1 (72) Авторы изобретения (71) Заявители (54) ЗАПОМИНАЮЦЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ

НЕИСПРАВНЫХ ЯЧЕЕК

Изобретение относится к запоминающим устройствам и может быть использовано при создании блоков памяти, позволяющих применять матрицы запоминающих элементов (МЗЭ) и микросхемы памяти, в ячейках которых имеются неисправные запоминающие элементы (ЗЭ) °

Известно запоминающее устройство с блокировкой неисправных ячеек, которое содержит накопитель, выполненный на матрицах запоминазкщих элементов (1 )..

Недостатком этого устройства является низкая надежность.

Наиболее близким техническим решением к изобретению является запоминающее устройство с блокировкой неисправных ячеек, содержащее основные одноразрядные блоки памяти, логические схемы, блок выборки адресов, шины, управляющие переключением, причем в случае выхода иэ строя в одном из основных одноразрядных блоков памяти одной или группы одноразрядных ячеек памяти в момент обращения подаются с некоторого внешнего управляющего устройства соответствующие сигналы, по которым входвыход основного одноразрядного блока памяти отключается от соответствующих входа и выхода устройства и к ним подключаются вход-выход резервного одноразрядного блока памяти (2 1.

Недостатком известного устройства является низкая надежность, поскольку общее допустимое число неисправных одноразрядных ячеек памяти (ЯП) в резервном и всех основных одноразрядных блоках памяти мало и равно информационной емкости резервного одноразрядного блока памяти, при этом отсутствуют средства управления подключением исправных ЯП резервного блока памяти вместо неисправных ЯП.

Целью изобретения является повышение надежности устройства.

Поставленная цель достигается тем, что в запоминающее устройство с блокирЬвкой неисправных ячеек, содержащее первый резервный и основные одноразрядные накопители, входы записи, входы считывания и одноименные адресные входы которых соответственно объединены, введены триггеры, коммутатор, формирователь одиночных импульсов, вход которого подключен к выходу первого элемента ИЛИ, эле3() менты задержки, второй резервный од"

972599 норазрядный накопитель, входы записи, входы считывания и адресные входы которого подключены соответственно к входам записи, к входам считывания и к адресныгл входам одноразрядных накопителей, и блок программируемых постоянных накопителей, одни из ,входов которых соединены соответственно с адресными входами одноразрядных накопителей и с выходом формирователя одиночных импульсов и нулевыми входами триггеров, а выходы подключены к единичным входам триггеров, выходы первого и второго элементов зацержки соединены соответственно с входами записи и с входами считывания одноразрядных накопителей, а входы — соответственно с первым и вторым входами первого элемента,ИЛИ и являются входом записи и входом считывания устройства, выходы тригге- р ров.и выходы и информационные входы одноразрядных накопителей подключены соответственно к входам и выходампервых групп коммутатора, входы и выходы вторых групп которого являются одними из информационных входов и информационными выходами устройства, индикаторными выходами которого являются выходы третьей группы комму30 татора, другие входы программируемых постоянных накопителей являются. соответственно другими информационными и управляющими входами устройства.

На фиг.l представлена схема устройствау на фиг. 2 — функциональная схема варианта выполнения коммутатора для примера хранения в устройстве четырехразрядного двоичного слова; на фиг.3 — функциональная схема блока программируемых постоянных íà- 4р копителей.

Устройство содержит (фиг.l) триггеры 1-6 с первого по шестой, блок 7 программируемых постоянных накопителей, коммутатор 8, первый элемент 45

ИЛИ 9, формирователь 10 одиночных импульсов, первый 11 и второй 12 резервные одноразрядные накопители, основные одноразрядные накопители

13-16, первый 17.1 и второй 17 ° 2 элементы задержки, входы записи 18 и считывания 19 и адресные входы 20 устройства, первая группа выходов

21-26 и входов 27-44 коммутатора, нформационные выходы 45-48 устройтва, информационные 49-53 и управляющие 54.1, 54.2 и 54.3 входы устройства.

Коммутатор содержит второй 55 и третий 56 элементы ИЛИ и каналы 57.1, 57,2, 57.3 и 57.4 коммутации, каждый- 6Р из которых соответствует одному разряду слова и состоит из четвертого элемента ИЛИ 58, группы элементов

И 59-66, группы элементов ИЛИ-HE 67 и 68 и группы элементов .НЕ 69 и 70. 65

Устройство содержит индикаторные выходы 71 и 72.

Блок программируемых постоянных накопителей (фиг.3) содержит элемент И 73, дешифратор 74, ключи 7580, согласующие элементы 81-86, например последовательно соединенные резисторы и диоды, постоянные накопители 87-89 и элементы ИЛИ 90-95.

Накопители 11-16 и блок 7 (фиг.l) могут быть выполнены в виде отдельных конструктивных единиц, например печатных плат.

Накопители 11-16 могут быть выполнены в обцем случае на основе нескольких БИС, ЗУ, в которых могут быть неисправные ячейки памяти.

Накопители 87-89 (фиг.3) выполнены на основе одной или нескольких ЭПЛМ либо ЭППЗУ.

Устройство работает следующим образом.

Записываемое в устройство слово составляется из одноразрядных ячеек памяти, (ОЯП) накопителей 11-16 (фиг.l) с помоцью коммутатора 8 (фиг. 1) .

В исходном состоянии устройства в постоянные накопители 87-89 (фиг. 3) записаны нули.

Если в накопителях 11-16 (фиг.l) имеются неисправные запоминающие элементы (ЗЭ), то информация об этом записывается по соответствующим адресам в блок 7 (фиг.l) так,что при обращении к неисправным OHII накопителей 11-16 на соответствуюцих выходах блока 7 формируются сигналы, устанавливаюцие в единицу триггеры

1-6 (фиг.l), соответствующие неисправным ячейкам памяти в накопителях

11-16 (фиг.l).

Обращение к устройству осуществляется по коду адреса слова, подаваемому на входы 20 (фиг.l).

В режиме обращения запись определяется подачей единичного импульса по входу 18, а считывание — по входу 19 (фиг. 1) . 1".роме того, по переднему Фронту одного из этих импульсов с помощью элемента ИЛИ 9 и Формирователя 10 формируется одиночный импульс. Одиночный импульс с выхода формирователя (фиг.l) подается на установочный вход блока 7 и устанавливает s нуль все триггеры

1-6 (фиг.l).

По коду адреса„ подаваемому со входов 20 (фиг.l) на входы накопителей 7 и одиночному импульсу с выхода формирователя 10, при наличии единичного разрешающего сигнала на одном из входов 54 (фиг.l) осуществляется считывание из накопителей 7 информации об исправности накопителей 11-16, из которых составляется слово и к которым производится обращение.

972599

1 1

1 2 3

12

13

По состояниям выходов всех триггеров 1-6 коммутатор 8 (фиг. 1) осуществляет переключение и обращение .производится не к неисправному из накопителей 13-16, а к соответствующей исправной ячейке памяти накопите- 5 ля 11 или 12.

Устройство работоспособно, если во всех накопителях 11-16 (фиг.l) имеется не более двух неисправных

Состояние единичных выходов на триггере

Если в процессе эксплуатации уст ройства выходят из строя какие-либо из накопителей 11-16, то производятся дополнительный контроль и диагнос- З5 тика с целью определения числа и местоположения неисправных ячеек в накопителях 11-16 (фиг.l).

Затем производится обращение к словам устройства, содержащимся в неисправных накопителях 11-16, и по сигналам с выходов 71 и 72 коммутатора 8 (фиг.l и 2) определяется количество,исправных резервных ячеек памяти в накопителях 11 и 12. Исправным резервным ячейкам накопителей 45

11 и 12 на выходах 71 и 72 (фиг.l и 2) соответствуют ходы 00, 01, 10, Если же формируется ход 11 на выходах 71 и 72, то это означает, что в данном слове нет болыае 50 исправных резервных ячеек в накопителях 11 и 12 и при выходе из строя других ячеек этого слова в накопителях 13-16 восстановление работоспособности устройства без ремонта не- 55 возможно

Блок 7 (фиг.l и 3) работает в двух режимах: режиме считывания записанной ранее информации и режиме записи, т.е. программирования накопи- ® телей 87-89.

Режим считывания из блока 7. (фиг.l) записанной ранее информации осуществляется следующим образом: на адресные входы накопителей 87-89 65 ячеек с одинаковыми адресами, откуда следует, что во время обращения может быть установлено в 1 не .более двух из триггеров 1-6.

В таблице приведен пример органи i зации обращения к накопителям 11-13 (фиг. 1) в зависимости от состояний единичных выходов триггеров 1-3 (фиг. 1) через канал коммутации 57.1 (фиг.2) коммутатора 8 (фнг. l и 2) .

Обращение производится к накопителю (Фиг.3) подается со входов 20 полный адрес либо часть адреса слова, к которому производится обращение, а на второй вход элемента И 73 (фиг.3) поступает одиночный импульс с выхода формирователя 10 (фиг. 1) .

Поскол ;ку в режиме считывания на первый вход элемента И 73 со входа

54.1 подается единичный уровень, то на выходе элемента И 73 (фиг.3) формируется единичный импульс, по которому из накопителей 87-89 считывается информация, подаваемая на входы элементов ИЛИ 90-95 (фиг.3).

Если в соответствующих разрядах ячеек накопителей 87-89 записаны единицы, то на одном либо на двух выходах элементов ИЛИ 90-95 формируется единичный .импульс, который подается на входы установки в единицу соответствующих триггеров 1-6 (фиг.l). По окончании считывания информации из блока 7 (фиг.l) на выходе формирователя 10 устанавливается нулевой уровень напряжения, запрещающий считывание информации из накопителей 87-89 (фиг.3). С выходов 20 снимается код адреса и устройство Готово к следующему обращению.

Режим записи информации (программирования) ППН 88-90 осуществляется при нулевом уровне напряжения на входе 54.1„ при этом на выходе элемента И 73 (фиг.3) устанавливается нулевой уровень напряжения, который

972599 разрешает прием информации в накопители 87-89. На входы 20 подается полный код либо часть кода адреса слова, в котором имеется неисправная ячейка памяти. На входы 53 подается соответствующий код, по которому на выходе дешифратора 74 (фиг.3), соединенном, например, с вторым нходом ключа 80 (фиг.3), формируется единичный уровень..напряжения, открывающий ключ 80, и потенциал с входа 54,3 через ключ 80, согласующие элементы, например 86, подается на соответствующие входы накопителей

87-89 и таким образом записываются 1 в соответствующие разряды накопителей 87-89, Для обеспечения работоспособности устройства необходимо, чтобы к моменту записи (считынания) информации в накопители 11-16 переходные процессы в коммутаторе 8 (фиг.l и 2) закончились, что достигается выбором накопителей 87-89 блока 7 .(фиг,3) со временем обращения меньшим, чем время обращения к накопителям 11-16 (фиг.l), построением коммутатора 8, на быстродействующей логике и заданием соответствующей задержки элементами задержки 17.1 и 17.2 (фиг.l).

Технико-экономическое преимущество предложенного устройства заключается в более высокой надежности по сравнению с известным.

Формула изобретения

Запоминающее устройство с блокировкой неисправных ячеек, содержащее первый резервный и основные одноразрядные накопители, входы записи, входы считывания и одноименные адресные входы которых соответственно объединены, отличающееся тем, что, с целью понышения надежности устройства, в него введены

10 (5

45 триггеры, коммутатор, формирователь одиночных импульсов, вход которого подключен к выходу первого элемента ИЛИ, элементы задержки, второй резервный одноразрядный накопитель, входы записи, входы считывания и адресные входы которого подключены соответственно к входам записи, к входам считывания и к адресным входам одноразрядных накопителей, и блок программируемых постоянных накопителей, одни из входов которых соединены соответственно с адресными входами одноразрядных накопителей и с выходом формирователя одиночных импульсов и нулевыми входами триггеров, а выходы подключены к единичным входам триггеров, выходы первого и второго элементов задержки э соединены соответственно с нходами записи и с входами считывания одноразрядных накопителей, а входы — соответственно с первым и вторым входами первого элемента ИЛИ и являются входом записи и входом счи- . тывания устройства, выходы триггеров и выходы и информационные входы одноразрядных накопителей подключены соответственно к вхо- . дам и выходам первых групп коммутатора, входы и выходы нторых групп которого являются одними из информационных входов и информационными выходами устройства, индикаторными выходами которого являются выходы третьей группы коммутатора, другие нходы программируемых постоянных накопителей являются соответственно другими информационными и управляющими входами устройства.

Источники информации, принятые во внимание при экспертизе

1. Каган Б.N. Электронные вычислительные машины и системы. М., Энергия, 1979, с. 513 °

2. Авторское свидетельство СССР

9 591966, кл. G 11 С 29/00, 1976 (прототип).

972599

Составитель Т. Зайцева

Техред Л.Пекарь Корректор A.Ãðèöåíêî

Редактор Н.Гунько

Заказ 8527/46 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7(-35, Раушская наб., д. 4/5

Филиал ППП Патент., r; Ужгород, ул, Проектная, 4

Я

ЯЗ

Я2

2Р