Устройство для контроля блоков памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 06.05. 81 (21) 3288822/18-24 (51) М. КЛ з с присоединением заявки Зй9— (23) Приоритет

G 11 С 29/00

Госуаарственный комитет

СССР

310 лезам изобретений и откр3итнй

{53) УДК 681. 327 (088. 8) Опубликовано 07.1182 Бюллетень 6941

Дата опубликования описания 07. 11.82

Г т

A. Я. Вайзман, Б.Н . Гущенсков и С.И iñКовалев (72) Авторы изобретения (7i) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПИ1ЯТИ

Изобретение относится к з апоминающим устройствам.

Известно устройство для контроля блоков памяти, содержащее н акопитель, адресный блок, блок управления, блок з аписи-считывания, основной регистр слова, элементы ИЛИ, основные сумматоры по модулю два и основную схему сравнения (1 1.

Недостатками этого устройства являются малая обнаруживающая и корректирующая способность, так как оно позволяет исправлять ошибку только в пределах одного байта, и большие затраты оборудования.

Наиболее близким к изобретению техническим решением является устройство для контроля блоков памяти, содержащее группу сумматоров по модулю два, первый элемент ИЛИ, элемент H и инвертор, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом первого элемента ИЛИ 32 ).

Недостатком эroго устройства является отсутствие эффективной возможности нар í3ивания его разрядности путем прост го соединения нескольких устрой<ттв, -IT и этом суммарное число ко11тр.: li ii: разряд: в возрастает пропорцион ально раз рядн ости контролируемой памяти. 1 роме того, необходимо разрабатывать различные схем для блока, генерирующего разряды кода Хэммин га, и блока форм33рующего корректирующие синдромы, которые служат для указания номера разряда памяти, в котором произошла ошибка. Это приводит к увеличению аппаратных затрат и снижению надежности устройства.

Цель изобретения — упрощение и повышение надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее сумматоры по модулю два, первый элемент ИЛИ, элемент

И и элемент НЕ, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами одних из сумматоров по модулю два и с одним из втходов устройства, другие

25 выход которого со динены, входо.( элемента НЕ, выходом элемента И и выходом другого сумматора по моду лю два, причем одни из входов сумматор о в я в л я н.. т с я н 31ф с р ма13 13 о 13 н л к313 в х с л .— ми устройства ввei(eiibT ЛРIту TьTIT I!l" к—

972602 сор, второй элемент ИЛИ и первая группа элементов И, первые входы которых соединены с выходом второго элемента ИЛИ, вторые входы — с одними из информационных входов устройства, а выходы подключены к .другим входам 5 первого сумматора по модулю два, I выходы демультиплексора соединены с другими входами одних из сумматоров по модулю два, входы демультиплексора и второго элемента ИЛИ являются управляющими входами устройства.

Причем демультиплексор содержит дешифратор и вторую группу элементов

И, одни из входов которых подключены к выходам дешифратора, другие объединены и являются одним из входов демультиплексора, другими входами которого являются входы дешифратора, а выходами демультиплексора являются выходы элементов И второй группы.. 20

На фиг.l представлена структурная схема устройства для контроля блоков памятиу на фиг.2 — структурная схема демультиплексора;на фиг.3 — формирование корректирующего кода для слова 25 разрядностью 16 бит; на фиг.4 — то же, разрядностью 32 бита;на фиг.5 то же разрядностью 64 бита; на фиг.б - пример реализации устройства для контроля блоков памяти с раз- 30 рядностью слова данных 64 бита из устройств для контроля блоков памяти разрядностью 16 биту на Фиг.7 карта расшифровки синдромов для 64разрядного устройства для контроля З5 блоков памяти.

Устройство для контроля блоков пахаТН (ф .1) содержит (2+Ео,и) сумматоров 1-8 по модулю два, где ичисло информационных разрядов, пер- 4О вый элемент ИЛИ 9, элемент HE 10, элемент И 11, демультиплексор 12, второй элемент ИЛИ 13, группу из

k — элементов И 14, где k — число кон2

45 трольных разрядов. Устройство имеет информационные входы 15 и 16, управляющий вход 17, информационный вход

18, управляющий вход 19 и выходы 20 и 21. Демультиплексор 12 содержит (фиг.2) дешифратор 22 и вторую .группу элементов И 23, имеющих выходы 24.

Устройство для контроля блоков памяти работает следующим образом.

Контроль информации осуществляет я посредством корректирующего кода

Хэмминга, позволяющего исправлять одиночные ошибки и обнаруживать двойные ошибки, возникающие при выборе информации из памяти, Формирование контрольных разрядов. 0 для слов данных осуществляется в соответствии с матрицей Хэмминга для разрядов контроля четности. Для образования контрольных разрядов разрядам спова данных присвоены поряд- 65 ковые номера: l-lб для 16-разрядного слова (фиг.3); 1 — 32 для 32-разрядного слова (фиг.4); 1 — 64 для

64-разрядного слова (Фиг.5) . Каждый контрольный разряд образован суммированием по модулю два специальной группы разрядов данных, помеченных (фиг.3-5) знаком Х.

Для 16-разрядного слова данных генерируется шесть контрольных разрядов СО, Cl, С2, С4, С8, CT. Для

32-разрядного слова данных генерируется семь контрольных разрядов

СО, Сl, С2, С4, С8, Сlб СТ.Для

64-разрядного слова данных генерируется восемь контрольных разря- . дов СО, Cl С2, С4, С8, Сlб, С32, СТ. Контрольный разряд СТ является общим паритетом разрядов данных.

Устройство позволяет контролировать k-разрядный блок памяти. С помощью двух или четырех таких устройств можно контролировать блок памяти разрядностью соответственно m = 2k или п

m = 4k. С помощью — таких устройств

k можно контролировать и-разрядный блок памяти.

k-разрядное устройство для контроля блоков памяти при контроле mразрядной памяти может находиться в одной из следующих позиций: первой, m второйр ° ° ° р ОЙ

Устройство для контроля. блоков памяти может работать в режиме генерации синдромов и в режиме генерации контрольных разрядов, являющихся результатом суммирования по модулю два специальных групп информационных разрядов слова данных.

Для получения, синдромов каждый выбранный из блоков памяти контрольный разряд, подаваемый по соответствующему входу 16 устройства, сравнивается путем сложения по модулю два с соответствующим контрольным разрядом, сформированным для выбранных из блока памяти соответствующим сумматором 1-8 по .модулю два. Например, для k = 16 и и = 64 или m = 16 генерируется шесть синдромов SO, Sl 82, S4, 88, ST. При m = 32 генерируется семь синдромов SO, SI, 82, 84, S8, Sl6, ST. При т = 64.генерируется восемь синдромов 80, Sl, 82, 88, 816, $32, 8Т. При совпадении соответствующих контрольных разрядов синдром равен нулю, при несовпадении - единице. Несовпадение контрольных разрядов указывает на наличие одиночной либо двойной ошибки.

В режиме генерации синдромов по входам 16 устройства на входы соответствующих сумматоров 1-3 подаются из памяти соответственно 1-ый (СО), 2-ой (Сl). ... (I+fog>k)-ый, 9726О2 (2+log

Для формирования контрольных разрядов устройством для контроля блоков памяти на входы сумматоров 1-8 по5 даются специальные группы информационных разрядов. Сумматоры 1-8 по модулю два формируют соответствующие синдромы SO Sl S2 ST.

Полученные синдромы, исключая синдром ST, c выходов сумматоров 1-7 подаются на выходы 20 устройства и на входы первого элемента ИЛИ 9, который вместе с элементом НЕ 10 и элементом И 11 служит для обнаружения двойной ошибки.

В случае двойной ошибки синдром

ST равен нулю, а один или несколько синдромов SO — S32 равны единице.

При этом на входы элемента.И 11 с выходов соответственно элемента НЕ 10 20 и первого элемента ИЛИ 9 поданы разрешающие сигналы и на выходе элемента И 11 установится сигнал, указывающий на наличие двойной ошибки.

В режиме генерации кон трольных разрядов устройство контроля памяти работает таким же образом, как и в режиме генерации синдромов. Отличие состоит в .том, что в режиме генерации контрольных разрядов все выходы 16 устройства устанавливаются в состояние логического нуля. Полученные таким образом контрольные разряди с выходов сумматоров 1-8 подаются соответственно на выходы 20

35 ус трой ст ва.

Примером построения устройства для контроля блоков памяти расширенной разрядности может служить

64-разрядное устройство, построенное 40 на четырех 16-разрядных устройств для контроля блоков памяти (фиг.6)..

64-разрядное устройство для контроля блоков памяти содержит первое

25, второе 26, третье 27,четвертое 4S

28 16-разрядные устройства для контроля блоков памяти (фиг.1).

В случае возникновения одиночной ошибки номер сбойного разряда данных определяется расшифровкой синдромов.

Карта расшифровки синдромов, генерируемых устройством для контроля блоков памяти 64-разрядного слова данных (фиг.7), указывает номер байта и номер сбойного разряда внутри бай- 55 та.

Применение предлагаемого устройства для контроля блоков памяти позволяет путем простого соединения создавать многоразрядные устройства для контроля памяти, а также устройства контроля магистралей передачи информации, использующих код Хэмминга.

Использование для этих целей известного устройства значительно уве 65 личивает разрядность памяти. Так при контроле m-разрядной памяти с помоm щью — известных устройств для контk

m роля памяти требуется -(2+Pog>k)

1 дополнительных контрольных разрядов, При. исдользовании предлагаемого устройства — число контрольных разРЯДов (2+Е орет), т.е. пРименение предлагаемого изобретения позволяет

C3K0HoMHTb р = †(2+Fog>k)-(2+еочхт)

m разрядов памяти, Для k = 16 и m = 32, р = 5, что составляет 16В объема памяти.

Предлагаемое устройство целесообразно применять в качестве микропроцессорной секции или типовой конструктивной единицы. На базе этого . устройства можно строить устройства для контроля памяти различной разрядности.

Формула изобретения

1. Устройство для контроля блоков памяти, содержащее сумматоры по модулю два, первый элемент ИЛИ, элемент И и элемент НЕ, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, входы которого соединены с выходами одних из сумматоров по модулю два и с одним из выходов устройства, другие выходы которого соединены с входом элемента НЕ, выходом элемента И и выходом другого сумматора по модулю два, причем одни из входов сумматоров являются информационными входами устройства,.о т л и ч а ющ е е с я тем, что, с целью упрощения и повышения надежности устройства, в него введены демультиплексор, второй элемент ИЛИ и первая группа элементов И, первые входы которых соединены с выходом второго элемента

ИЛИ, вторые входы - c одними иэ информационных входов устройства, а выходы подключены к другим входам первого сумматора по модулю два, выходы демультиплексора соединены с другими входами одних из сумматоров по модулю два, входи демультиплексора и второго элемента ИЛИ являются управляющими входами устройства.

2. Устройство по п. l, о т л и ч а ю щ е е с я тем, что демультиплексор содержит дешифратор и вторую группу элементов И, одни из входов которых подключены к выходам дешифратора, другие объединены и являются одним из входов демультиплексора, другими входами которого являются входы дешифратора, а выходами

972602 фиг. 1 фиг. 2 демультиплексора являются выходи элементов И второй группы.

Источники информации, принятые во внимание при экспертизе

j8

1. Патент США Р 3629824, кл. 340-146.1, опублик. 1971.

2 ° Патент QQA 9 3573728, кл.340-146.1,опублик.1970(прототип) .

972602 фиг. 7

Составитель В.Рудаков

ТехредЛ.Пекарь Корректор A.Гриценко

Редактор Н.Бобкова

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Заказ 8527/46 Тираж 6 22 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5