Усилитель считывания для запоминающего устройства на мдп- транзисторах

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ti> 989583

CoIo3 CoaefcNNx

Соцналиетнчееинх

Республик (6I ) Дополнительиов к авт. санд-ву— (22) Заявлено 24 ..07. 81 (2! ) 3320298/18-2ч (51) WL. Кл. с присоединением заявки,%—

6 11 С 7/00

Гаараратвювй кмвтет

СССР

Io 46АЗВ взввретевн» н вткрытнй (23) Приоритет (53) УДК 681 ° 327 6(088. 8) Опубликовано 15.01.83. Бкмлетень J% 2

Дата опубликования описания 15.01.83 (72) Автор изобретения. А.Г. Сафонов (7I) Заявитель (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ ЛЛЯ ЗАПОМИНАЮЩЕГО

УСТРОЙСТВА НА ИДП-ТРАНЗИСТОРАХ

Изобретение относится к запоминающим устройствам и может использо-. ваться в запоминающих устройствах (ЗУ) динамического типа с произвольной выборкой на ИДП-структурах, а также в ЗУ на приборах с зарядовой связью (ПЗС).

Известен усилитель, содержащий неинвертирующий усилитель (повторитель) с. перекрестными связями, транзисторы управления и транзисторы, служащие для подключения напряжения питания к усилителю El ).

Этот усилитель считывания характеризуется недостаточной чувствительностью, обусловленной в основном разбросом параметров (пороговых напряжений,, крутизны) нагрузочных транзисторов повторителей.

2о

Наиболее близким техническим решением к изобретению является усилитель считывания для ЗУ на ПЗС, содержащий два истоковых повторителя с перекрестными связями и транзисторный ключ, посредством которого на усилитель подается напряжение питания 52 ).

Этому устройству также присуща недостаточная чувствительность, обусловленная разбросом параметров нагрузочных транзисторов повторителей.

Цель изобретения — повышение чувствительности усилителя считывания.

Поставленная цель достигается тем, что в усилитель считывания для запоминающего устройства на МДП-транзисторах, содержащий входные, нагрузочные и ключевые транзисторы, причем стоки входных транзисторов соединены с истоком ключевого транзистора, сток которого подключен к шине питания, а затвор является первым управляющим входом усилителя, истоки первого и второго входных транзисторов подключены соответственно к затворам второго и первого нагрузочных транзисторов, а затворы являются соответственно вхоФормула изобретения

Усилитель считывания для запоминающего устройства на ИДП-транзисторах, содержащий входные, нагрузочные и ключевой транзисторы, причем стоки входных транзисторов соединены с истоком ключевого транзистора, сток которого подключен к шине питания, а затвор является первым управляющим входом усилителя, истоки первого и второго входных транзисторов подключены соответственно к затворам второго и первого нагрузочных транзисторов, а затворы являются соответственно входом информационного сигнала и входом опорного сигнала, истоки нагрузочных транзисторов подключены к шине нулевого потенциала, отличающийся тем,что, с целью повышения чувствительности усилителя, в него введены переключающие транзисторы, стоки которых соединены соответственно с истоками входных транзисторов, истоки» со стоками нагрузочных транзисторов, а затворы объединены и являются вторым управляющим входом усилителя.

Источники информации, принятые so внимание при экспертизе

1. Патент С!!!А М 4123799, кл. 365-205, опублик. 1978.

2. !ЕЕЕ Transactions on Electron

Devices, ч. 23, N 2, 1976, р. 89 (прототип).

3 989583 дом информационного сигнала и входом опорного сигнала, истоки нагрузочных транзисторов подключены к шине нулевого потенциала, введены переключающие транзисторы, стоки которых соединены соответственно с истоками входных транзисторов, истоки - со стоками нагрузочных транзисторов, а затворы объединены и являются вторым управляющим входом усилителя. !о

На фиг. 1 приведена принципиальная схема усилителя считывания для запоминающего устройства на ИДП-транзисторах; на фиг. 2 — временная диаграмма подачи управляющих напряжений.

Усилитель содержит первый 1 и второй 2 нагрузочные транзисторы, первый

3 и второй 4 входные транзисторы, первый 5 и второй 6 переключающие транзисторы, ключевой транзистор 7.

Входные сигналы поступают на входы 8 и 9 усилителя из элемента 10 .памяти и опорного элемента 11. Управляющие напряжения О.! и U подаются соответственно на затворы транзисторов 7 и 5., Усилитель работает следующим образом.

На один из его входов 9 поступает yp опорный сигнал, на другой вход 8 сигнау из элемента памяти 10. На входах устанавливается напряжение, пропорциональное приходящим сигналам, и между ними образуется разность потен 35 циалов д Up>. Затем- на затвор ключевого транзистора 7 подается управляю.щее напряжение О.! и начинается заряд выходных точек 12 и 13 усилителя. Разница напряжений в точках 12 и 13 сос- 4О о в тавит u =, где 3o — ток, Вх еи текущий через транзистор 7; С вЂ” емкость конденсатора, нагружающего точ45 ки 12 и 13; t - время заряда. С ростом величины t значение DUgg > стремится к величине 25U >. Затем происходит включение транзисторов 5 и 6, замыкается петля положительной обрат50 ной связи, а усилитель устанавливается в положение, определяемое сигналом разбаланса ДИ в на входах 8 и 9. При этом на выходных точках 12 и 13 усилителя формируется сигнал, соответствующий уровням логического нуля и логической единицы . 4увствительность усилителя возрастает за счет того, что входной сигнал s момент включения обратной связи действует не только на входные транзисторы 3 и 4, но и на нагрузочные транзисторы 1 и 2, компенсируя разброс их параметров.

Повышение чувствительности усилителя считывания позволяет уменьшить величину зарядов, хранимых в ЗУ, и, значит, уменьшить размеры элементов памяти, т. е..повысить степень интеграции. При неизменных же величинах зарядов усилитель позволяет повысить надежность считывания информации.

989583

Составитель В. Рудаков

Редактор А. Долинич Техред И.Надь Корректор Е. Ровко

Заказ 11136/70 Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Яосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4