Усилитель для запоминающего устройства

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

{и) 999103 (61) Дополнительное н авт. свид-ву (22)Заявлено 06.07.81 (21) 3312346/18-24 с присоединением заявки М (23) П риоритет

Опубликовано 23.02.83. Бюллетень М 7 (5l)M. Кл.

G 11 С 7/00

Гасударственных каиктвт

СССР (53) УДК 681. .327.6 (088.8) IN деяхи изебретеякя и открытий

Дата опубликования описания 25.02.83

М

В. B. Баранов, Ю. М. Герасимов, А. Н. Кармазийский-, П.Б. Поплевин и Э.П. Савостьянов а,4 4

С (32) Авторы изобретения (7l) Заявитель (54) УСИЛИТЕЛЬ ДЛЯ ЗАПОМИНАЮЦЕГО

УСТРОЙСТВА

Изобретение относится к вычислительной технике и может быть использовано при построении микромощных интегральных запоминающих уст:ройств на КМДП-транзисторах.

Известен усилитель на р-каналь5 ных МДП-транзисторах с запоминанием информации, построенный по триггерной схеме и использующий стробируемый транзистор для подключения усилителя к шине нулевого потенциала.

В усилителе входы и выходы разделены, причем входы подключены к затворам транзисторов, связанных со стро" бируемым ключевым транзистором, а выходы связаны с выходами триггерной схемы j 11.

Недостатками этого усилителя являются невысокое быстродействие и невозможность использования в инте- ?о гральных запоминающих устройствах на

КМДП-транзисторах.

Наиболее близким по технической сущности к изобретению является-уси2 литель считывания на КМДП-транзисторах, содержащий два ключевых

МДП-транзистора И-типа и два нагрузочных МДП-транзистора Р-типа, соединенных по схеме триггера, два ключевых МДП-транзистора Р-типа, истоки которых подключены к шине питания, а затворы — к первой управляющей шине, два МДП-транзистора сброса и -типа, стоки которых соединены со стоками соответствующих ключевых

МДП-транзисторов й-типа и с выходами усилителя, истоки - с истоками

Ф ключевых МДП-транзисторов ю-типа и с общей шиной, а затворы подключены . ко второй управляющей шине, два согласующих МДП-транзистора р-типа, истоки которых соединены со стоками соответствующих ключевых МДП-транзисторов Р-типа, стоки - с истоками соответствующих нагрузочных МДП-транзисторов 1 -типа, а затворы соответственно с первой и второй разрядными шинами ь2).

3 9991

Недостатком известного усилителя являются ограниченные функциональные возможности, связанные с невозможностью запоминания информации, так как в режиме считывания после установления на разрядных шинах полных логических уровней напряжения один

1 из согласующих транзисторов закрывается, отключая, тем самым, часть схемы триггера от шины питания, В >0 результате, в случае изменения логических состояний на разрядных шинах происходит переключение схемы, Целью изобретения является расширение функциональных возможностей 15 усилителя за счет запоминания счи-. танной информации.

Поставленная цель достигается тем, что усилитель для запоминающего устройства, содержащий два ключевых 20

МДП-транзистора 0 -типа и два Нагрузочных МДП-транзистора р-типа, соединенных по триггерной схеме, два ключевых ИДП-транзистора Р-типа, истоки которых подключены к шине питания, два ИДП-транзистора сброса й-типа, стоки которых соединены со стоками соответствующих ключевых МДП-транзисторов И -типа и с первым и вторым выходами усилителя соответственно, 30 истоки - с истоками ключевых ИДП-транзисторов И -типа и с общей шиной, а затворы подключены к управляющей шине, два согласующих МДП"транзистора р-типа, стоки которых соединены с истоками соответствующих нагрузочных

МДП-транзисторов р-типа, а затворысоответственно с первым и вторым входами усилителя, дополнительно содержит коммутирующий ИДП-транзистор 40 -типа, исток которого подключен к шине питания, сток - к истокам согласующих ИДП-транзисторов р -типа, а затвор - к управляющей шине, стоки ключевых МДП-транзисторов р --типа сое- 45 динены с истоками соответствующих нагрузочных МДП-транзисторов Р -типа, а затворы — с управляющей шиной.

На чертеже представлен усилитель для запоминающего устройства.

Усилитель содержит два ключевых

МДП-транзистора И -типа 1 и 2, два нагрузочных МДП-транзистора Р -типа

3 и 4, два ключевых ИДП-транзистора

Р-типа 5 и 6, шину 7 питания, два

ИДП-транзистора сброса Ь-типа 8 и 9, 1 0 и l l, общую шину 1 2, управляющую шину 13, два согласующих

03 4

МДП-транзистора P-.òèïa 14 и 15, два входа 16 и 17 и коммутирующий

ИДП-транзистор Р-типа 18.

В схеме усилителя ключевые транзисторы l и 2 и нагруэочные транзисторы 3 и 4, соединены по триггерной схеме, причем истоки транзисторов 1 и 2 подключены к шине 12; а, обьединенные стоки транзисторов 1, 3 и 2, 4 соответственно соединены с выходами усилителя 10 и ll, истоки транзисторов 8 и 9 подключены к шине

12, затворы - к шине 13, а стоки— к выходам усилителя,10 и 11, стоки транзисторов 5 и 6 соединены с истоками транзисторов 3 и 4, истоки.— с шиной 7, а затворы - с шиной 13, стоки транзисторов 14 и, 15 подключены соответственно к.истокам транзисторов 3 и 4, затворы - соответственно к входам 16 и 17, а истоки.— к стоку транзистора 18, исток которого связан с шиной 7, а затвор - с шиной 13.

Усилитель работает следующим образом.

В исходном состоянии (режим хра; нения в ОЗУ) потенциал на управляющей шине 13 соответствует логической "1".

Транзисторы 5, б и 18 закрыты, а транзисторы 8 и 9 открыты. На выходах 10 и 11 устанавливаются потенциалы логического "0",. при этом транзисторы 1 и 2 закрываются, а транзисторы 3 и 4 открываются. Поскольку транзисторы 5, б и 18 закрыты, то логические состояния на выходах 10 и

1l остаются неизменными при любых логических состояниях на входах 16 и 17. Перед переходом схемы к режиму записи или считывания на входах 16 и 17 должны быть установлены разноименные логические уровни. Допустим, что на входе 16 установлен потенциал логического "0", а на входе 17 логической "1". При этом транзистор 14 открыт, а транзистор 15 закрыт.В режиме записи или считывания в ОЗУ на управляющем входе устанавливается потенциал логического "О". Транзисторы 8 и 9 закрываются, а транзисторы 5, 6 и 18 открываются. Потенциалы выходов 1О и 11 растут за счет токов, протекающих через открытые транзисторы 18, 14 и 5 (для выхода 10) и 18 и 6 (для выхода 11). Так как размеры транзисторов 5 и 6 (а, следовательно, и их сопротивления) выферийных узлах блока ЗУ и повышения помехозащищенности, Формула изобретения

Усилитель для запоминающего уст3 ройства, содержащий два ключевых

МДП-транзистора H-типа и два нагру" зочных МДП-транзистора р-типа, соединенных по триггерной схеме, цва ключевых МДП-транзистора р -типа, истоки которых подключены к шине питания, два МДП.-транзистора сброса И-типа, стоки которых соединены со стоками соответствующих ключевых ИДП-тран- зисторов Ь-типа и с первым и вторым выходами усилителя соответственно, истоки " с истоками ключевых МДП-транзисторову .-типа и с общей шиной, а затвору подключены к управляющей ши" не, два:согласующих ИДП-транзистора

Р-типа, стоки которых соединены с истоками соответствующих нагрузочных

МДП-транзисторов P -- типа,,а затворысоответственно с первым и вторым axo" дами усилителя, о т .л и ч а ю щ и и . с я тем, что, с целью расширения функциональных возможностей усилителя эа счет запоминания информации,. он содержит коммутирующий МДП-транзистор P ""типа, исток которого под" ключен к шине питания, сток - к истокаи согласующих ИДП-транзисторов р-типа, а затвор - к управляющей шине, стоки ключевых ИДП"транзисторов

«1-типа соединены с истоками соответствующих нагрузочных МДП-транзисторов р-типа, а затворы - с управляющей шиной.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании и 1539890, кл. 6 11 С 7/00, опублик.

1979.

2. Авторское свидетельство.CCCP

М 771716, кл. G 11 С 7/00, опублик.

1980.

5 Ч99103 б бираются равными, то ток, протекаю" щий через транзисторы 18, 14 и 5, будет больше и потенциал выхода 10 растет быстрее, чем потенциал выхода

11. После достижения- потенциалами (на выходах 10 и 11) уровня срабатывания триггер>а (тр. 1.;.4), в схеме происходит регенеративный процесс, в результате которого на выходах 10 и ll устанавливаются полные логичес-

1О кие уровни сигналов. В дальнейшем усилитель сохраняет свое состояние (запоминает информацию) даже. при изменении логических состояний на входах 16 и 17, поскольку установившее- 1 ся Состояние триггера может поддерживаться только открытыми транзисторами 5, 6 и 18. Для изменения состояния усилителя необходимо перейти к режиму хранения, установив на 20 управляющем входе 13 потенциал логической "1". После чего на входах

16 и 17 устанавливаются противоположные (рассмотренным выше) логические уровни.

После перехода к режиму записи или считывания принцип работы усилителя аналогичен. Для повышения чувствительности и надежности работы усилитель следует выполнять сим- 30 метричным.

Усилитель может быть использован в качестве разряда адресного регист-ра, "защелки" входной информации и

"защелки" сигнала "Запись-считыва- з5 ние". В последнем случае на входы 16 и 17 усилителя подаются прямые и инверсные сигналы после предварительных инверторов, связанных с соответ-ствующим входом интегрального ЗУ (ад" 4<ъ ресным, входной информации или "запись-считывание").

Использование усилителя в интегральных ЗУ дает сокращение на 10ь числа интегральных микросхем в пери999103

Заказ 1166/75

Тираж 592 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Óæãîðîä, ул. Проектная, 4

Составитель В. Теленков

Редактор Л. Филиппова Техред К.Иыцьо Корректор И.Шулла