Устройство для контроля логических блоков

 

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержащее блок ввода, первый выход которого через схему сравнения соединен с первым входом блока синхронизации, генератор импульсов, первый выход которого соединен с входом генератора псевдослучайных чисел, сумматор, выход которого через регистр сдвига соединен со своим входом, с входами схемы сравнения и блока индикации, отличающееся тем, что, с целью повышения полноты контроля и быстродействия , в него введены блок сравнения , три коммутатора, регистр, блок памяти, триггер, два дешифратора , группа триггеров, два счетчика, формирователь неравновесных кодов, элемент И, причем выходы блока ввода соединены с входами первого коммутатора , блока памяти, блока сравнения, первым входом формирователя неравновесных кодов и через первый дешифратор - с вторым входом формирователя неравновесных кодов и входом первого коммутатора, выход которого через блок памяти соединен с входом второго коммутатора, выход которого через соединенные последовательно регистр, второй дешифратор, группы триггеров и третий коммутатор соединен с выходами устройства, вход которого соединен с входами сумматора и счетчиков, выходы которых соединены с входами блока индикации, выходы генератора псевдослучайных чисел соединены с третьим входом формирователя неравновесных кодов, входом первого коммутатора и через блок сравнения - с чет вертым входом формирователя неравно (/) весных кодов, BxoAa iH блока памяти, первого коммутатора, элемента И и блока синхронизации, выходы которого соединены с входами первого и второго а коммутаторов и пятым входом формиро- , даателя неравновесных кодов, выходы которого соединены с входами второго о коммутатора, а второй выход генератора импульсов через соединенные пос- ,ледовательно триггер и злемент И соепинен с входом триггера и регистра . 2. Устройство по п. 1, отличающееся тем, что формирователь неравновесных кодов содержит два коммутатора, два блока памяти, три счетчика, регистр, дешифратор, схему сравнения, сумматор по модулю два, два триггера, элемент ИЛИ, элемент И, элемент НЕ, причем первый вход формирователя соединен с входом первого блока памяти, второй вход с входами первого коммутатора и регистра , третий вход - с входом пер

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (И) А з5)) G 06 F 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ л т :

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ рт ( (21) 3540121/18-24 (22) 13. 01. 83 (46) 07. 07 . 84. Бюл. У 25 (72) P.Е.Богуславский, В.А.Бродко, А.A. Вдовиченко, А.П. Вишняков, Ю.П.Давиденко, В.А.Пономарев, О.Л.Руднев, M.Х.Славинский и И.Т.Чернецкая (71) Специальное проектно-конструкторское и технологическое бюро реле и автоматики (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

И- 913384, кл . С 06 F 11/04, 1980.

2. Авторское свидетельство СССР

К- 744579, кл. С 06 F 11/00, 1978 (прототип}. (54) (57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ЛОГИЧЕСКИХ БЛОКОВ, содержащее блок ввода, первый выход которого через схему сравнения соединен с первым входом блока синхронизации, генератор импульсов, первый выход которого соединен с входом генератора псевдослучайных чисел, сумматор, выход которого через регистр сдвига соединен со своим входом, с входами схемы сравнения и блока индикации, о т л ич а ю щ е е с я тем, что, с целью повышения полноты контроля и быстродействия, в него введены блок сравнения, три коммутатора, регистр, .блок памяти, триггер, два дешифратора, группа триггеров, два счетчика, формирователь неравновесных кодов, элемент И, причем выходы блока ввода соединены с входами первого коммутатора, блока памяти, блока сравнения, первым входом формирователя неравновесных кодов и через первый дешифратор — с вторым входом формирователя неравновесных кодов и входом первого коммутатора, выход которого через блок памяти соединен с входом второго коммутатора, выход которого через соединенные последовательно регистр, второй дешифратор, группы триггеров и третий коммутатор соединен с выходами устройства, вход которого соединен с входами сумматора и счетчиков, выходы которых соединены с входами блока индикации, выходы генератора псевдослучайных чисел соединены с третьим входом формирователя неравновесных кодов, входом первого коммутатора и через блок сравнения — с чепец

Р вертьм входом Формнрователн неравновесных кодов, входами блока памяти, первого коммутатора, элемента И и блока. синхронизации, выходы которого соединены с входами первого и второго

I .коммутаторов и пятым входом формиро вателя неравновесных кодов, выходы которого соединены с входами второго коммутатора, а второй выход генератора импульсов через соединенные пос-,ледовательно триггер и элемент И соединен с входом триггера и регистра.

2. Устройство по и. 1. о т л ич а ю щ е е с я тем, что формирователь неравновесных кодов содержит два коммутатора, два блока памяти, три счетчика, регистр, дешифратор, схему сравнения, сумматор по модулю два, два триггера, элемент ИЛИ, элемент И, элемент НЕ, причем первый вход формирователя соединен с входом первого блока памяти, второй вход— с входами первого коммутатора и регистра, третий вход — с входом пер1101<325 вого коммутатора и через элемент И с входами дешифратора и сумматора по модулю два, пятый вход формирователя соединен с входами первых блока памяти. и коммутатора, четвертый вход формирователя через соединенные последовательно первые коммутатор и блок памяти соединен с выходом формирователя и входом второго блока памяти, выход регистра через соединен. ные последовательно схему сравнения и дешифратор соединен с входами элемента ИЛИ и первого триггера, выход которого через сумматор по модулю два соединен с входами первого счетчика и элемента НЕ, выход котороИзобретение относится к вычислительной и контрольно-измерительной технике и может быть использовано для контроля логических блоков и диагностики неисправностей в процессе производства и для периодических проверок в процессе эксплуатации.

Известно устройство для автоматизированной проверки цифровых приборов, содержащее блок хранения эталонов, / таймер, блок формирования команд, блок источников эталонных сигналов, два коммутатора, блок регистрации, регистр, блок синхронизации, блок сравнения, счетчик и блок управления )1j .

Недостатком этого устройства является большой объем оборудования, необходимость в источниках эталонных игналов, низкое быстродействие.

Наиболее близким по технической сущности к изобретению является устройство для контроля интегральных схем, содержащее блок ввода, первый выход которого через схему сравнения соединен с первым входом блока синхронизации, генератор импульсов, первый выход которого соединен с входом генератора псевдослучайных чисел, сумматор, выход которого через регистр сдвига соединен со своим входом, с входами схемы сравнения и блока индикации (2) . го соединен с соответствующим выходом формирователя, входами вторых блока памяти и коммутатора и через соединенные последовательно вторые счетчик, коммутатор и блок памяти — с соответствующим выходом формирователя, выход элемента ИЛИ соединен с входами второго триггера и третьего счетчика, выходы которого соединены с входом схемы сравнения и через второй триггер — с входом элемента И, соответствующий выход дешифратора соединен с входом третьего счетчика, а выход первого счетчика — с входом второго коммутатора.

Однако известное устройство име— ет ограниченную область применения— только для контроля простых комбинационных схем и характеризуется зна5 чительным увеличением времени контроля с ростом сложности схем.

Цель изобретения — повышение полноты контроля и быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее блок ввода, первый выход которого через схему сравнения соединен с первым входом блока синхронизации, генератор импульсов, первый выход которогенератора дослучайных чисел, сумматор, выход которого через регистр сдвига соединен со своим входом, с входами схемы сравнения и блока индикации, введены блок сравнения, три коммутатора, ре— гистр,блок памяти, триггер, два дешифратора, группа триггеров, два счетчика, формирователь неравновесных кодов, элемент И, причем выходы блока ввода соединены с входами первого коммутатора, блока памяти, блока сравнения, первым входом формирователя неравновесных кодов и через первый дешифратор с вторым входом формирователя неравновесных кодов и входом первого коммутатора, выход которого через блок памяти соединен с входом второго коммутатора, выход которого через соединенные последова1101825

4 тельно регистр, второй дешифратор, группу триггеров и третий коммутатор соединен с выходами устройства, вход которого соединен с входами сумматора и счетчиков, выходы которых соединены с входами блока индикации, выходы генератора псевдослучайных чисел соединены с третьим входом формирователя неравновесных кодов, первого коммутатора и через блок сравнения 1п с четвертым входом формирователя неравновесных кодов, входами блока памяти, первого коммутатора, элемента И и через блок синхронизации с входами первого и второго коммутаторов и пятым входом формирователя неравновесных кодов, выходы которого соединены с входами второго коммутатора, второй выхбд генератора импульсов через соединенные последовательно триггер и элемент И соединен с входом триггера и регистра.

При этом формирователь неравновесных кодов содержит два коммутатора, два блока памяти, три счетчика, ре25 гистр, дешифратор, схему сравнения, сумматор по модулю два, два триггера, элемент ИЛИ, элемент И, эле-. мент НЕ, причем первый вход формирователя соединен с входом первого блока памяти, второй вход — с входами первого коммутатора и регистра, третий вход — с входом первого коммутатора и через элемент И с входами дешифратора и сумматора по модулю два, 35 пятый вход — с входами первых блока памяти и коммутатора, четвертый входчерез соединенные последовательно первые коммутатор и блок памяти с выходом формирователя и входом вто- 4О рого блока памяти, выход регистра через соединенные последовательно схему сравнения и дешифратор соединен с входами элемента ИЛИ и первого триггера, выход которого через сум- 45 матор но модулю два соединен с входами первого счетчика и элемента НЕ, выход которого соединен с соответствующим выходом формирователя, входами вторых блока памяти, коммутатора 50 и через соединенные последовательно вторые счетчик, коммутатор и блок памяти с соответствующим выходом формирователя, выход элемента ИЛИ соединен с входами второго триггера и тре- 55 тьего счетчика, выходы которого соединены с входами схемы сравнения и через второй триггер с входом элемента И, соответствующий выход дешифратора соединен с входом третьего счетчика, а в. ход первого счетчикас входом второго коммутатора.

На фиг. 1 представлена функциональ" ная схема предлагаемого устройства (группы связей, имеющих одинаковое функциональное назначение; изображены одной линией), на фиг, 2 — функциональная схема формирователя неравновесных кодов.

Устройство содержит генератор 1 псевдослучайных чисел, блок 2 сравнения, формирователь 3 неравновесных кодов, блок 4 ввода, коммутаторы 5-7, схему 8 сравнения, блок 9 синхронизации, генератор 10 импульсов, блок 11 индикации, регистр 12 сдвига, сумматор 13, счетчики 14 и

15, дешифраторы 16 и 17, регистр 18, триггер 19, блок 20 памяти, триггеры 21 группы, элемент И 2?, объект 23 контроля, Формирователь 3 неравновесных кодов содержит два блока 24 и 25 памяти, счетчики 26-28, коммутаторы 29 и 30, регистр 31, схему 32 сравнения, сумматор 33 по модулю два, дешифратор 34, триггеры 35 и 36, элементы ИЛИ 37, И 38, НЕ 39.

Устройство работает следующим образом.

В блок 4 ввода заносят эталонные свертки для выходных контактов и управляющие слова, определяющие, какие стимулирующие воздействия должны быть поданы на каждый контакт контролируемого блока. Разряды управляющего слова содержат полную характеристику контакта: его вид (вход или выход), основное состояние, контакта ("0" или " 1"), а также являются ли коды, возникающие на контактах, неравновесными (с вероятностью появления "0" или "1", равной P = 1/4, 1/8, 1/32, 1/64 и т.д.) и частоту переключения для контактов с вероятностью Р = 1/2, причем под основным состоянием контакта подразумевается то, в котором контролируемый контакт должен находиться с большей вероятностью. Так, например, для контакта с вероятностью появления единицы

P = 1/16 основным состоянием будет

"0",. а маловероятным "1", а для контакта с вероятностью появления единицы P = 15/16 основным состоянием будет "1", а маловероятным — "0".

Устройство реализует два режима рабо. ты: режим подготовки и режим контроля.

1101825

В режиме подготовки происходит заполнение блоков 20 и 24 памяти формирователя 3. Управляющие слова из блока 4 поступают на дешифратор 16, который формирует сигнал разрешения записи. Запись в блоки 20 и 24 памяти продолжаетгч до их полного заполнения, причем номера равновероятных контактов заносятся в три различные зоны блока 20 памяти в зависимости от реализуемой на них частоты, а номера контактов с неравновесными кодами — в блок 24 памяти таким образом, что, например, номера контактов с вероятностью P = 1/4 записываются в 8 раз чаще, чем номера контактов с вероятностью Р = 1/32.

Одновременно с этим происходит установка триггеров 2 1 группы в основное состояние, сброс триггеров 35 и 36 и запись в регистр 31 кода, соответствующего среднему количеству выходов, находящихся в маловероятном состоянии.

На счетчиках 26 и 27 устанавливается адрес начальной ячейки второго блока 25 памяти.

B режиме контроля генератор 1 форьа рует с равной вероятностью все возможные двоичные числа, которые ЗО поступают в блок 2 сравнения и через коммутатор 5 на адресные входы блока 20 памяти и в формирователь 3. По выбранному адресу считывается код номера выходного канала, который 35 через коммутатор 6 и регистр 18 поступает на дешифратор 17. Сигнал с выхода дешифратора поступает на счетный вход соответствуюцего триггера 21 группы, и он переключается в противо-4р положное состояние.

t1a входе контролируемого блока возникает новый набор стимулирующих сигналов °

Исправность блока определяет схе45 ма 8, которая сравнивает эталонные свертки и свертки, полученные с помощью сумматора 13 и регистра 12 сдвига из цифровой последовательности, существующей на каждом контролируемом контакте блока, работающего в те50 чение заданного периода в режиме, заданном управляющими словами. Выбор блока 20 памяти или формирователя 3 осуществляется блоком 2 в зависимости от чисел, которые поступают нз бло55 ка 4 и от генератора 1.

Если число К, записанное.в блоке 4, меньше числа пч,сформированного генератором 1, выбирается блок 20 памяти и происходит формирование такl товых сигналов, если К1 > m, то блоком 20 памяти формируются равновероятные сигналы, когда т а К вЂ” происходит выбор формирователя 3.

Тактовые r. òíàëû обеспечивают переход контакта в первом такте из основного состояния в маловероятное и возврат в исходное состояние в последующем такте. Происходит это следующим образом. На вход элемента И 22 поступает сигнал от блока 2 сравнения, который формирует на егс выходе импульс, переключающий триггер 19 в противоположное состояние и запрещающий запись в следующем такте в регистр 18 нового номера выходного контакта.

До сброса триггера 19 сигнал на выходе элемента И 22 не меняется.

Сброс триггера происходит от сигнала генератора 10 в конце следующего такта .

При выборе формирователя 3 реализуются два режима работы: переключение контакта в основное состояние и переключение его в маловероятное состояние.

В первом режиме генератор 1 формирует на третьем входе формирователя псевдослучайные числа, которые поступают на адресные входы блока 24 памяти. Считанный из блока памяти код выходного канала поступает на выход формирователя 3 и на информационные входы блока 25 памяти. Выходной канал, соответствующий выбран ному коду, переключается в маловероятное состояние.

К адресным входам блоха 25 памяти коммутатор 30 подключает выходы счетчика 26. Код выходного контакта, перешедшего в маловероятное состояние, записывается в. блок 25 памяти по адресу, указанному счетчиком 26, после чего сумматор 33 добавляет единицу в счетчик 26. Таким образом в блок 25 памяти последовательно, по порядку их перехода, записываются номера выходных каналов, перешедших в маловероятное состояние.

Переключение контакта в основное состояние производится следующим образом. Коммутатор 30 подключает к адресам блока 25 памяти выходы счетчика 27. Код, считанный из блока 25 памяти, поступает через комму1101825 татор 6, регистр 18 на дешифратор 17, и соответствующий коду триггер 21 группы переходит в основное состояние, после чего на вход счетчика 27 поступает единица, и блок 25 памяти готов 5 к считыванию следующего кода. Считывание из блока 25 памяти происходит в том же порядке, что и запись в него.

Выбор режима переключения в основное или маловероятное состояние производится сигналами, формирующимися. на выходе сумматора 33 по модулю два и элемента НЕ 39, следующим образом.

В первоначальный момент в режиме контроля происходит переключение 15 неравновесного контакта в малофероят. ное состояние, так как триггер 36 сброшен в "0", на элемент И 38 поступает сигнал "Запрет", который обеспечивает "0" на его выходе и формирует сигнал "+1" на входе счетчика 26, на вход дешифратора 34 поступает "0" со схемы 32, так как в счетчике 28 записан "0", а в регистре 31 — число llqll заданное блоком 4. g5

На выходе дешифратора 34 формируется сигнал "+1" в счетчик 28. Он пере- водит триггер 36 в единичное состояние, разрешая прохождение через элемент И 38 сигнала, поступающего с re- 30 нератора 1.

В дальнейшем выбор режима работы определяется псевдослучайными числами, формируемыми генератором 1, причем с вероятностью 3/4 выбирается режим перехода в маловероятное состояние, так как на вход элемента И 38 поступают от генератора 1 по крайней мере два сигнала с вероятностью P

1/2, таким образом единица на выходе 4п элемента И 38 возникает с вероятностью 1/4.

Когда значение счет .êà 28 достигает числа, записанного в регистре 31, с вероятностью P = 3/4 возни- 45 кает сигнал на выходе дешифратора 34, который переключает триггер 35 в противоположное состояние. Сумматор 33 инвертирует сигналы, поступающие с элемента И 38, и с вероятностью 3/4 выбирается режим перехода в. основное состояние. Сигналы на вход счетчика 28 поступают с дешифратора, и значение счетчика 28 колеблется от 0 до 2N.

5S

-Если в счетчике 28 возникает сиг*ал переноса, т.е. число, записанное в нем, отрицательно, триггер 36 переключается, подавая снгнал запрета для элемента И 38, и независимо от сигналов генератора 1 выбирается режим перехода в основное состояние.

Таким образом, выбор режима работы формирователя 3 зависит от общего количества r! выходных каналов, находящихся в маловероятном состоянии.

При 11 = 0 происходит переклк1чение соответствующего канала в маловероятное состояние. При 0 с n i Мо, где число, записанное v регистре 66, режим переключения в маловероятное состояние выбирается случайным образом с вероятностью Р = 3/4, а при

2 М ) n > Кд- с вероятностью 1/4.

Среднее время нахождения любого выходного канала в маловероятном состоянии определяется величиной Й которая служит для настройки формирователя 3, а среднее время между переходами из основного состояния в маловероятное обратно пропорционально количеству ячеек памяти, в которых записан код этого канала.

Поскольку вероятность нахождения выходного канала в маловероятном состоянии определяется отношением двух указанных времен, то надлежащим выбором Й (общим для всех каналов) и количеством ячеек в блоке 25 памяти (индивидуальным для каждого канала} может быть реализована любая вероятность в широких пределах с малой дискретностью. Устройство предус. матривает также переключение тригге— ров 21 группы закономерным образом в зависимости от теста, введенного в блок 4, что позволяет сформировать на некоторых контактах фиксированные цифровые последовательности ограниченной длины.

Счетчики 14 и 15 служат для определения количества единиц и переключений на любом контакте контролируемой схемы в процессе диагностики неисправностей, а также для оценки полноты контроля на этапе подготовки.

Таким образом, предлагаемое изобретение позволяет значительно расширить функциональные возможности устройства контроля за счет расширения класса контролируемых схем вплоть до схем с двунаправленными выводами, уменьшает время подготовки контроля и сокращает объем оборудования.

1101825.1101825

ВНИИПИ Заказ 4769/33 Тираж 699 Подписное

Филиал ППП "Патент", г. Ужгород, ул.Проектная, 4