Устройство для возведения в п-ую степень

 

УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ ВП-Ю СТЕПЕНЬ, содержащее блок управления , первый счетчик, первый, второй и третий блоки памяти, блок умножения и сложения, группу регистров и блок сравнения, который содержит две схемы сравнения, первую группу элементов И,первый регистр, выходы которого соединены соответственно с первой группой информационных входов первой схемы сравнения, выход второй схемы сравнения, выходы первого и второго элементов И первой группы, выход первой схемы сравнения, выходы с третьего по шестой элементов И первой группы соединены соответственно с первым по восьмой входами блока управления, блок умножения и сложения содержит умножитель, сумматор , коммутатор результата, информационные входы которого соединены с выходами умножителя и сумматора, выходы управления записью и считыванием блока управления соединены со-. ответственно с входом считывания первого и второго блоков памяти, входом записи второго блока памяти. входом считывания третьего блока памяти, входом записи третьего блока памяти, входами записи с первого по шестой регистров группы, и :входом записи первого регистра, выходы выбора режима блока управления соединены соответственно с входами управления умножения и сложения коммутатора результата, первый тактовый выход блока управления соединен со счетным входом первого счетчика, выходы которого соединены с инверсными входами четвертого элемента И первой группы, первая и вторая группы информационных входов второй схемы сравнения соединены соответственно с выходами пятого и шестого ре (Л гистров группы, информационные входы, регистров группы с первого по четвертый объединены и соединены с выходом третьего блока памяти и информационным входом второго блока памяти, информационный вход третьего блока памяти соединен с выходом коммутатора результата, отличающееся тем, что, с целью расширения класса решаемых задач за счет обеспечения возможности возведения в степень функций г независимых переменных, в устройство введены счетчик номера переменной, коммутатор операндов, первый, второй и третий формирователи адреса, причем первый формирователь адреса содержит вычитающий счетчик, второй регистр, первый коммутатор , первая группа информационных входов которого соответственно с разрядными выходами вычитающего счетчика и инверсными входами первого элемента И первой группы , второй формирователь адреса со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) за G 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3492940/24-24 (22) 24.09.82 (46) 30.12.84. Бюл. N - 48 (72) Г.В.Римский, В.В,Таборовец, С.П.Белов и В.И.Компик (71) Минский радиотехнический инсти» тут (53) 681 ° 325 (088. 8) (56) 1. Авторское свидетельство СССР

9 538364, кл. С 06. F 7/52, 1976.

2. Авторское свидетельство СССР

9 742934, кл. С 06 F 7/52, 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ

ВЛ -Ю СТЕПЕНЬ, содержащее блок управ.ления, первый счетчик, первый, второй и третий блоки памяти, блок умножения и сложения, группу регистров и блок сравнения, который содержит две схемы сравнения, первую группу элементов И,первый регистр, выходы которого соединены соответственно с первой группой информационных входов первой схемы сравнения, выход второй схемы сравнения, выходы первого и второго элементов И первой группы, выход первой схемы сравнения, выходы с третьего по шестой элементов

И первой группы соединены соответственно с первым по восьмой входами блока управления, блок умножения и сложения содержит умножитель, сумматор, коммутатор результата, информационные входы которого соединены с выходами умножителя и сумматора, выходы управления записью и считыванием блока управления соединены со-. ответственно с входом считывания первого и второго блоков памяти, входом записи второго блока памяти, входом считывания третьего блока памяти, входом записи третьего блока памяти, входами записи с первого по шестой регистров группы, и;входом записи первого регистра, выходы выбора режима блока управления соединены соответственно с входами управления умножения и сложения коммутатора результата, первый тактовый выход блока управления соединен со счетным входом первого счетчика, выходы которого соединены с инверсными входами четвертого элемента И первой группы, первая и вторая группы информационных входов второй схемы сравнения соединены соответствене но с выходами пятсго и шестого регистров группы, информационные входы регистров группы с первого по четвертый объединены и соединены с выходом третьего блока памяти и информациокным входом второго блока памяти, информационный вход третьего блока памяти соединен с выходом коммутатора

1 результата, о т л и ч а ю щ е е с я тем, что, с целью расширения класса (ф решаемых задач за счет обеспечения возможности возведения в степень функций tl независимых переменных, в устройство введены счетчик номера переменной, коммутатор операндов, первый, второй и третий формирователи адреса, причем первый формирователь адреса содержит вычитающий счетчик, второй регистр, первый коммутатор, первая группа информационных входов которого соединена соответственно с разрядными выходами вычитающего счетчика и инверсными входами первого элемента И первой группы, второй формирователь адреса со32287

11 держит реверсивный счетчик, третий регистр, второй коммутатор, первая группа информационных входов которого соединена соответственно с разрядными выходами реверсивного счетчика, инверсным входами второго элемента И первой группы и разрядными входами третьего регистра, третий формирователь адреса содержит второй счетчик, третий и четвертый коммутаторы, первый элемент ИЛИ, выход которого соединен с входом записи второго счетчика, разрядные выходы которого

° соединены с первой группой информационных входов третьего коммутатора, разрядными входами первого регистра, второй группой информационных входов первой схемы сравнения и информационными входами пятого и шестого регистров группы, первый и второй управляющие входы первого, второго и третьего коммутаторов сое динены с первым и вторым выходами задания адреса блока управления, выходы управления записью которого соединены соответственно с входами записи вычитающего ачетчика, ревер-. сивного счетчика, счетчика номера переменной и третьего регистра, тактовый вход вычитающего счетчика, суммирующий вход реверсивного счетчика, вычитающий вход реверсивного счетчика, тактовый вход второго счетчика и вычитающий вход счетчика номера переменной соединены соответственно с группой тактовых выходов блока управления, выход сброса которого соединен с входами сброса реверсивного счетчика и второго счетчика, выходы группы управляющих .выходов блока управления соединены соответственно с первым и вторым управляющими входами коммутатора операнда, первый и второй управляющие входы четвертого коммутатора соединены с входами первого элемента

ИЛИ, первая и вторая группы информа- . ционных входов коммутатора операндов соединены соответственно с выходами первого и второго блоков памяти, третья и четвертая группы информационных входов коммутатора операндов соединены соответственно с выходами третьего и четвертого регист.ров группы и инверсными входами пятого и шестого элементов И первой группы, первый и второй выходы коммутатора операндов соединены соот"ветственно с первым и вторым входам> умножителя и сумматора, выходы счетчика номера переменной соединены соответственно с второй группой информационных входов первого, второго и третьего коммутаторов, выходы которых соединены соответственно с адресными входами первого, второго и третьего блоков памяти, разрядные выходы первого и второго регистров группы соединены соответственно с первой и второй группами информационных входов четвертого коммутатора, блок управления содержит генератор импульсов, счетчик циклов, дешифратор, второй элемент ИЛИ, первый и второй шифраторы, вторую группу элементов,И, причем выход генератора импульсов соединен с тактовым входом счетчика циклов, выходы которого соединены соответственно с входами дешифратора, выходы которого соединены соответственно с входами первого шифратора, первая группа выходов дешифратора соединена соответственно с первым входом элементов И второй группы, выходы которых соедииены соответственно с входами первой группы входов второго шифратора и первой группой входов второго элемента ИЛИ, вторые группы входов которых соединены соответственно с выходами второй грунпы выходов дешифратора, выходы с первого по И -1 второго шифратора соединены соответственно с информационными входами счетчика циклов, установочный вход которого соединен.с выходом второго элемента ИЛИ, И -й выход второго шифратора соединен с входом останова генератора импульсов, первый вход блока управления соединен с вторыми входами первого и инверсным входом десятого элементов И второй группы, второй вход блока управления соединен с

I инверсным входом второго элемента

И второй группы, третий вход блока управления соединен с инверсным входом третьего элемента И второй группы, четвертый вход блока управления соединен с вторыми входами четвертого, девятого и тринадцатого элементов И второй группы, пятый вход блока управления соединен с инверсными входами .пятого и четырнадцатого элементов И второй группы и вторым входом одиннадцатого элемента И второй группы, шестой вход блока управления соединен с вторым входам шестого элемента И второй группы, седьмой вход блока управления соединен с вторыми входами седьмого и двенадцатого элементов И второй группы, восьмой вход блока управле1132287 ния соединен с вторым входом восьмого элемента И второй группы, выходы первого шифратора являются выходами блока управления °

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных ЭВИ или модулей для включения в состав вычислительных сис- 5 тем для работы с функциями нескольких независимых переменных.

Известно устройство, содержащее регистр, три сумматора по модулю два, элемент задержки, причем регистр1О связан с первым сумматором, второй сумматор связан с третьим сумматором и элемент задержки — с первым и вторым сумматорами fl) .

Недостатком этого устройства f5 являются ограниченные функциональные возможности, заключающиеся только в умножении полиномов одной переменной.

Наиболее близким к изобретению яв-рО ляется устройство, содержащее блок управления, выход которого подключен к счетчику, первый и второй блоки памяти, входы считывания которых соединены с соответствующим выходом блока управления, отдельные выходы которого соединены соответственно с входом записи второго блока памяти и входами записи и считывания третьего блока памяти, информационный вход которого соединен с выходом арифметического блока, управляющие входы которого соединены с соответствующими выходами блока управления, группа выходов которого соединена с группой входов блока регистров, вторая пара и третья пара выходов которого соединена с соответствующими входами блока сравнения, выходы которого соединены с соответ- 4О ствующими входами блока управления (2) .

Недостатком этого устройства является невозможность возведения в степень функции нескольких независи45 мых переменных, что снижает область применения устройства.

Целью изобретения является расширение области применения устройства за счет обеспечения возможности возведения в степень функций нескольких независимых переменных.

Поставленная цель достигается тем, что в устройство для возведения в -ю степень, содержащее блоК управления, первый счетчик, первый, второй -и третий блоки памяти, блок умножения и сложения, группу регистров и блок сравнения, который содержит две схемы сравнения, первую группу элементов И, первый регистр, выходы которого соединены соответственно с первой группой информационных. входов первой схемы сравнения, выход второй схемы сравнения, выходы первого и второго элементов И первой группы, выход первой схемы сравнения, выходы с третьего по шестой элементов И .первой группы соединены соответственно с первым по восьмой входами блока управления, блок умножения и сложения содержит умножитель, сумматор, коммутатор результата, информационные входы которого соединены с выходами умножителя и сумматора, выходы управления записью и считыванием блока управления соединены соответственно с входом считывачия первого и второго блоков памяти, входом записи второго блока памяти, входом считывания третьего блока памяти, входом записи третьего блока памяти, входами записи с первого по шестой регистров группы, и входом записи первого регистра, выходы выбора режима блоки управления соединены соответветственно с входами управления умноже" ния и сложения коммутатора результата, первый тактовый выход блока управления соединен со счетньм входом первого счетчика, выходы которого соединены с инверсными входами четвертого элемента И первой группы, 1132287 4

t0

<0

-SS первая и вторая группы информационных входов второй схемы сравнения соединены соответственно с выходами пятого и шестого регистров группы, информационные входы регистров группы с первого по четвертый объеди нены и соединены с выходом третьего блока памяти и информационным вхо-. дом второго блока памяти, информационный вход третьего блока памяти соединен с выходом коммутатора результата, введены счетчик номера переменной, коммутатор операндов, первый второй и третий формирователи адреса, причем первый формирователь адреса содержит вычитающий счетчик, второй регистр, первый коммутатор, первая группа информационных входов которого соединена соответственно с разрядными выходами вычитающего счетчика и инверсными входами первого элемента,И первой группы, вто. рой формирователь адреса содержит реверсывный счетчик, третий регистр, второй коммутатор, первая группа информационных входов которого соединена соответственно с разрядными выходами реверсивного счетчика, инверсными .входами второго элемента И, первой группы и разрядными входами третьего регистра, третий формирователь адреса содержит второй счетчик, третий и четвертый коммутаторы, первый элемент ИЛИ, выход которого соединены с входом записи второ

ro счетчика, разрядные вьжоды которого соединены с первой группой инфор-, мационных входов третьего коммутатора, разрядными входами первого регистра, второй группой информационных входов первоч схемы сравнения и информационными входами пятого и шестого регистров группы, первый и, второй управляющие входы первого, второго и третьего коммутаторов соединены с первым и вторым выходами задания адреса блока управления, выходы управления записью которого сое динены соответственно с входами записи вычитающего счетчика, реверсивного счетчика, счетчика номера переменной и третьего регистра, тактовый вход вычитающего счетчика, иммитирую щий вход реверсивного счетчика, вычитающий вход реверсированного счетчика, тактовый вход второго счет чика и вв1читающий вход счетчика номера переменной соединены соответст-. венно с группой тактовых выходов блока управления, выход сброса которого соединен с входами сброса реверсивного счетчика и второго счетчика, выходы группы управляющих выходов блока управления соединены соответственно с первым и вторым управляющими входами четвертого коммутато ра и первым и вторым управляющими входами коммутатора операнда., первый и второй управляющие входы четвертого коммутатора соединены с входами первого элемента ИЛИ, первая и вторая группы информационных входов коммутатора операндов соединены соответственно с выходами первого и второго блоков памяти, третья и четвертая группы информационных входов коммутатора операндов соединены соответственно с выходами третьего и четвертого регистров группы и инверсными входами пятого и шестого элементов И первой группы, первый и второй выходы коммутатора операндов соединены соответственно с первым и вторым входами умножителя и сумматора, выходы счетчики номера переменной соединены соответственно с второй группой информационных входов первого, второго и третьего коммутаторов, выходы которых соединены соответственно с адресными входами первого, второго и третьего блоков памяти, разрядные выходы первого и второго регистров группы соединены соответственно с первой и второй группами информационных входов четвертого коммутатора, блока управления содержит генератор импульсов, счетчик циклов, дешифратор, второй элемент ИЛИ, первый и второй шифраторы, вторую группу элементов И,причем вьжод генератора импульсов соединен с тактовым входом счетчика циклов, выходы которого соединены соответственно с выходами дешифратора, выходы которого соединены соответственно с входами первого шифратора, первая группа выходов дешифратора соединена соответственно с первыми входами элементов и второй группы, выходы которых соединены соответственно с входами первой группы входов второго шифратора и первой группой входов второго элемента ИЛИ, вторыегруппы входов которых соединены соответственно с выходами второй группы выходов дешифратора, вьжоды с первого по И -1 второго шифратора соединены соответственно с информа5,1132287 6 ционными входами счетчика циклов, установочный вход которого соединен с выходом второго элемента ИЛИ, g-й выход второго шифратора соединен с входом останова генератора 5 импульсов, первый вход блока управ.7 ления соединен с вторыми входами первого и инверсным входом десятого элементов И второй группы, второй вход блока управления соединен с инверсным входом второго элемента

И второй группы, третий вход блока управления соединен с инверсным входом третьего элемента И второй группы, четвертый вход блока управле- 15 ния соединен с вторыми входами четвертого, девятого и тринадцатого элементов И второй группы, пятый вход блока управления соединен с инверсны ми входами пятого и четырнадцатого 20 элементов И второй группы и вторым входом одиннадцатого элемента И второй группы, шестой вход блока управления соединен с вторым входом шестого элемента И второй группы, 25 седьмой вход блока управления соединен с вторыми входами седьмого и двенадцатого элементов И второй группы, восьмой вход блока управления соединен с вторым входом восьмого ЗО элемента И второй группы, выходы первого шифратора являются выходами блока управления.

На фиг.1 представлена структурная схема устройства возведения в

35 степень; на фиг. 2 — структурная схема блока управления; на фиг. Зс1, 6, 3 — структурные схемы формирователей адреса;на фиг.4 — структурная схема счетчика номера переменной; на 40 фиг. 5 - структурная схема блока сравнения; на фиг. 6 — схема блока умножения и сложения.

Устройство (фиг.1) содержит блок 1 управления, первый счетчик 2, второй 45 и третий формирователи адреса 3,4,5 соответственно, счетчик номера переменной 6, первый,.второй и третий блоки памяти 7, &, 9, соответственно, группу регистров 10, коммутатор опе- 50 рандов 11, блок умножения и сложения 12, блок сравнения 13.

Блок управления 1 (фиг.2) предназначен для выработки управляющих сигналов в соответствии с алгоритмом 55 работы.и содержит генератор импульсов 14, счетчик циклов 15, дешифратор 16, группу элементов И 17 шифI ратор 18, элемент ИЛИ 19, шифратор 20, причем число выходов дешифратора 16 равно числу шагов апгоритма работы, порядок нумерации выходов дешифратара 16 соответствует порядку нумерации шагов алгоритма.

Формирователи адреса (фиг.Зц,S,Ь) предназначены для формирования адресов коэффициентов и показателей степеней переменных в соответствующих блоках памяти и содержат соответственно первый формирователь адреса (фиг.3,a) — вычитающий счетчик 21, регистр 22, коммутатор 23, второй формирователь адреса (фиг.З, 6) — реверсированный счетчик 24, регистр 25, коммутатор 26; третий формирователь адреса (фиг.3,$) — счетчик 27, коммутатор 28, элемент ИЛИ 29, коммутатор 30. Счетчик номера переменной (фиг..4 ) предназначен для хранения числа переменных и изменения номера переменной и содержит вычитающий счетчик 31 и регистр 32.

Блок сравнения (фиг.5) содержит схему сравнения 33, элементы И 34, 35, регистр 36, элементы И 37-40, схему сравнения 41, причем схемы сравнения 33 н 41 предназначены для выработки сигналов при равенстве информации поступившей на первую и вторую группы входов, элементы И вырабатывают сигналы при нулевой информации на входах.

Блок умножения и сложения 12 (фиг.б) содержит. умножитель 42, сумматор 43, коммутатор результата 44.

В соответствии с нумерацией выходов дешифратора 16 на его выходах вырабатываются управляющие сигналы, которые соответствуют шагам алгоритма, на которых осуществляется безусловный переход к другим шагам алгоритма, подключены к шифратору 18 и соответствующим входам элемента ИЛИ 19; выходы дешифратора 16, которые соответствуют шагам алгоритма, на которьи проверяется.:условие перехода к другим шагам алгоритма, соединены с соответствующими входами второй группы элементов 17, остальные выходы, которые соответствуют шагам алгоритма, на которых одновременно вырабатываются сигналы управления, подключены к шифратору

20. Переход к другому не по порядку шагу алгоритма осуществляется следующим образом. При появлении сигнала

11 32287 (F(X<,X2,X 3„.X.3)"=(3- С; П Х." l )" =

4 "<23 "Ь "22

= C(Xt Х2 ° "X "+02 Х(Х

35 коэффициенты многочлена; 40 независимые переменные; показатели степеней соответствующих переменных; число слагаемых; число переменных; 45 показатель степени многочлегде С, Х

k--11

n—

N— на.

Необходимым условием выполне:ния алгоритма является расположение 50 переменных в каждом слагаемом в одном и том же порядке. Количество переменных в слагаемых должно быть равным, при этом недостающие переменные добавляются с нулевыми пока- 55 эателями степеней.

Полинам представляется в виде таблицы данных. на одном иэ входов шифратора 18 на его выходах формируется, код соответствующего номера шага, который поступает на информационный. вход счетчика 15, а так как данный вход пйфратора 18 соединен с соответствующим входом элемента ИЛИ 19, то на выходе элемента ИЛИ 19 появляется. сигнал, который поступает на вход записи счетчика 15, таким образом пронсхо-,10 дит запись кода номера шага алгоритма, к которому необходимо сделать переход, в счетчик 15.

° Коммутаторы в формирователях ад-: реса устроены таким образом, что по 15 сигналу на входе 1 пропускается ин- . формация с первой группы входов, а по сигналу на. входе 2 - с первой и с второй группы входов, Количество .выходов коммутаторов равно сум- 20 маркому количеству входов в первой и второй группен

В основу работы устройства положен следующий алгоритм возведения в степень полинома. 25

Пусть необходимо возвести в стейень многочлен, который представля-, ется в виде полинома

С 1 1сИ k12 k45 k(С 2 k>, 1с 1с, ... 1с

Таблица данных исходного полинома в виде массива С„, k(i = 1,шн j l,й. записывается в первый блок памяти в виде массива (П„, Ь„"), i = 1,3, j = l,п во второй блок памяти;

Производится умножение полиномов (С, 1с - ) и )D<, Ь", при этом по порядку, начиная с m-го слагаемого каждое слагаемое полинома (° )

С;, Е ) умножается на все слагаемые (начиная с 9 -го) полинома

1 D< Ъ; ; при умножении двух слагаемых коэффициенты перемножаются, а показатели степеней соответствующих переменных складываются, результирующий полином в виде массива (Fl, 1,"), i = 1, 3; j = I,с записывается в третий блок памяти.

Производится приведение подобных слагаемых в полиноме (Г;,P;;jj, при этом показатели степеней переменных каждого слагаемого, по порядку наМиная с первого, сравниваются с показателями степени соответствующих переменных остальных слагаемых; если в двух слагаемых показатели степеней соответствующих переменных равны, то коэффициенты данных слагаемых складываются, при этом результирующий коэффициент присваивается одному из данных слагаемых, коэффициент другого слагаемого обнуляется, слагаемые с нулевыми коэффициентами при выборке игнорируются.

Массив данных 1Р;, Я, 1, i=l,ll;

j l,n из третьего блока памяти переписывается на место массива (Э, Ь " ) i=1 9 j=l,n во второй блок памяти, при этом данные слагаемых с нулевыми коэффициентами не переписываются.

Анализируется счетчик показателя степени полинома, значение которого первоначально устанавливается

1132287

20

11-2. Если значение счетчика на ну1левое, то оно уменьшается на единицу, и осуществляется переход к шагу 3; если нулевое, устройство заканчивает работу, при этом результат возведения в степень хранится во втором блоке памяти.

Устройство работает следующим образом.

Предварительно массив данных ис- 10 аI ходкого полинома как массив ГС,k"

i=1,m; j =1, и э ано сит ся в блок памяти 7 как массив $D<, Ъ", i=l, ;

j-=1,а;1 =чв в блок памяти 8, причем адреса коэффициентов адр С = I f5

Ф

q =l,m, адр.Д,.= 1, 1 =1, адреса показателей степеней — адр.

1 ° а адр.h; = ц, ) =l-,л.

В, счетчик 21 и регистр 22 заносится адр. С In, в счетчик 24 и регистр 25 заносится адр.З;=0 в счетчик 31 и регистр 32 заносится

Ф значение 1 =0 в счетчик 42 — число 11-2. Дальнейшая работа устройства осуществляется в соответствии 2S с шагами алгоритма работы блока управления 1; по шагам 1-10 алгоритма происходит умножение полиномов

jC;, k;;3w I Di Ъ;Д с получением результирующего полинома (Г;,Х;1 в блоке памяти 3 причем адр. Г i, .4 адр. 21 =ij i=1 ), j=ln.

Шаг l . Вырабатываются управляющие сигналы на выходах блока управления 1, 14, 24, 26, 9, 17, по кото, рым в формирователе адреса 5 изменяется значение счетчика 27 на +1 ° таким образом адр. F : = адр "1 +11 на выходах 1 формирователей 3, 4, 5 адреса устанавливаются адреса коэф40 из блоков 7 и 8 памяти считываются коэффициенты С, и 3;, которые через коммутатор поступают в арифметический блок и умножаются, результат Г„ записывается в блок памяти 9 45 (в первом умножении адр, =1, адр.. Ð 3 =4 1 1 = С " И) .

Шаг 2. Вырабатываются сигналы на выходах 2, 14; 24, 27, 17, по которым устанавливаются адреса адр.

4»(, адр. Ь,, адр.8,", из блоков 7 и 8 памяти считываются k и Ь„", которые через коммутатор поступают в арифметический блок и складываются, результат ;1 записы- 55 вается в блок памяти 9 (в первом сложении адр.k," вп; адр.5; . = М, адр iI = 1w Лn -" +Ъ .

Шаг З,.Вырабатывается сигнал на выходе 13 блока управления 1, по которому изменяется значение счетчи-! ка 31 на -1,. таким образом j = 1 -I.

Шаг 4. Анализируется значение счетчика 31 и если =О, то на вымоде 5 блока сравнения вырабатывается сигнал, по которому в блоке управления осуществляется переход к шагу 5 алгоритма, а если

j gg, то к шагу 2.

Шаг 5. Вырабатываются сигналы на выходах 7, 12 блока управления 1, по которым содержимое регистра 32 переписывается в счетчик 31, таким образом 1 .= й; значение счетчика 24 изменяется на -1, и адр.

3 = адр. )3; -1.

Шаг 6. Анализируется значение адр. 3; счетчика 24, если адр.

Р;= О, то осуществляется переход к шагу 7, если адр. g; 40, то к шагу 1 алгоритма.

Шаг 7. Вырабатываются сигналы на выходах 4, 5 блока управления, по которым значение счетчика 24 уменьшается на -l, таким образом адр. С; = адр. С; -1, содержимое регистра 26 переписывается в счет чик 24 и адр.)3, = 1 .

Шаг 8. Анализируется значение адр. C„ счетчика 21, если адр.

С =О то осуществляется переход к

У шагу 9, если адр С. фО; к шагу 1

1 алгоритма.

lllar 9 Вырабатываются сигналы на выходах 3, 28 блока управления, по которым содержимое регистра 22 переписывается в счетчик 21, т.е. адр С = щ, содержимое счетчика 27

1 переписывается- в регистр 36, т.е.

86ii. = адр. Р;

Шаг 10. Вырабатывается сигнал на выходе 8 блока управления, по которому содержимое счетчика 24 и регистра 22 обнуляется, т.е. адр. D<

= >.F; =0.

По maraM 11-34 алгоритма осуществляется приведение подобных слагаемых в полиноме (Г

Шаг 11. Выарабатьйаются на выходах 9, 1, 16, 20, 18 по которым значение счетчика 27 изменяется на +1, т.е. адр. F> = адр. F; +1, устанавливается адр. F;, по которому из блока

9 памяти считывается коэффициент Г;

:и записывается в первый регистр группы регистров 10;. значение счетчика

1132287

27 переписывается в регистр, т.е.

Рl:-Р;, P5:= др F; в первом считывании адр. F„ 1, Pl Рl, Р5=1).

Шаг 12. Анализируется равенство значений адр. ", счетчика 27 и значения Р регистра 26 в блоке сравнения, если адр. F- = P, то осуществляется переход к шагу 35, если адр.Р 4 Р то к шагу 13.

Шаг 13. Анализируется значение

Р,, если", =О, осуществляется переход к шагу l 1,,если Г « 0, к шагу 14.

Шаг 14. Вырабатываются сигналы на выходах блока управления 2, 16, 22, по которым устанавливается адр. ь ; =in, так как 1=п," из блоков 9 памяти считывается 3« „ и записывается второй регистр группы регистров 10.

Шаг 15.Вырабатываются сигналы на выходах 9, l 16, 21, по.которЪпк значение счетчика 27 изменяется на +1; устанавливается адр. f« считывается F> и записывается в третий регистр группы регистров.

Шаг 16. Анализируется значение

F; в третий регистр, если", =О, то осуществляется переход к шагу 15, если Г; ФО, к шагу 17.

Шаг 17, Вырабатываются сигнапы на выходах 2, 16, 23 блока управления, по которым устанавливается ! адр. ;1 = 1n, так как 1 =rt считывается 1;.,«и записывается в четвертый регистр группы регистров 10.

Шаг 18. Анализируется равенство значений регистров второго и четвертого; если они равны, то осуществля-. ется переход к шагу 22, если нет, к шагу 19, т,е. сравниваются показатели степени tt -ой переменной в

ДвУх слагаемых, напРимеР, Р«n и

Шаг 19. То же, что и в шаге 12, только если адр. "; = tl делается переход к шагу 20, если адр. "« к шагу 15.

Шаг 20. Вырабатывается сигнал на вьмоде 10 блока управления, по которому значению адр Г« в счетчике 27 присваивается значение пятого регистра группы регистров 10.

30

Шаг 21 переход к шагу 11.

Шаг 22. Вырабатываются сигналы на выходах 19, 13, 2, 16, 23. блока управления, по которым значение 55 адр. Р в счетчике 27 переписывается в шестой регистр; значение j в счетчике 31 изменяется на -l устанавливается адр. g;> считывается и записывает в четвертый регистр.

Шаг 23. Вырабатываются сигналы на вьмодах 10, 2, 16, 22 блока управления, по которым значению адр, 1. в счетчике 27 присваивается значение первого регистра; устанавливается

C адр. 1 " ; считывается g" и записывается во .второй регистр.

Шаг 24. То же, что и в шаге 18, только если равенство, осуществляется переход к шагу 25, если нет, к шагу 33, т.е. если (в шаге t8 то зде сь анализируется

01(„«1=12(. «) если равенство в полняется, то затем анализируется

41(.-.) = 2(п-г) ° "«(.-Ч -4(и-3) и Ф т.д, Шаг 25. То же, что и в шаге 4, только если j=O, осуществляется переход к шагу 38, если j40 к шагу 26.

Шаг 26. Вйрабатывается сигнал на выходе ll блока управления, по которому. значению адр. F в счетчике 27 присвается значение шестого регистра группы регистров 10.

Шаг 27. Переход к шагу 22.

Шаг 28. Вырабатываются сигналы на входах 25, 27, 1, 17, 12 блока управления, по которым значения первого и третьего регистров через коммутатор поступают в блок умножения и сложения и складываются, устанавливается адр. Р, по которому записывается результат сложения в блок памяти 9, содержимое регистра 32 переписывается в счетчик 31, т.е. 1; =h, Шаг 29. Вырабатываются сигналы на вьмодах 16, 20 блока управления по которым устанавливается адр. F считывается F и записывается в первый регистр группы регистров 10.

Шаг 30. Вырабатываются сигналы на выходах 11,.1, 17 блока управления,по которым значению адр F в счетчике 27 присваивается значение шестого регистра устанавливается адр. Р; и производится запись в блок 9 памяти, т.е. коэффициент F

« по адресу адр. F; обнуляется.

Шаг 3! . То же, что и в шаге 20.

Шаг 32. Переход к шагу 14.

Шаг 33. Вырабатываются сигналы на выходах ll, 12 блока управлеНия, по которым значению адр, F в счетчик 27

1132287

14 присвается значение шестого регистра, значению j в счетчике 31 — значение регистра 32, т.е. ) =И.

Шаг 34. Переход к шагу 15.

Шаг 35. То же, что и в шаге 10.

По шагам 36-47 алгоритма осуществляется перезапись полинома CF f" л 1д из блока 9 памяти в блок 8 памяти на место полинома 1 Э, b 1 ° ц

Шаг 36. Вырабатываются сйгналы на 10 выходах 9, 1, 16, 20 блока управления, по которым значение счетчика 27 изменяется на +1, устанавливается адр. Г и считывается коэффициент F;, который записывается в первый регистр 15 (в первом считывании адр. F< =1, Р1 = e1I .

Шаг 37. То же, что и в шаге 13, только если Г, =О, делается пере ход к шагу 38, если ; 0, к ша- 20

ry 39.

Шаг 38, То же, что и в шаге 12, только если адр. Г; = P, делается переход к шагу 45, если адр, Г Ф р 25 к шагу 36.

Шаг 39..Вырабатываются сигналы на выходах 1, 16, 6, 15 блока управления 1, по которым значение счетчика 24 изменяется на +1, т.е. адр. 3; = адр. З;,, устанавливается адр. F> и адр 2,, из блока 9 памяти считывается Г. и записывается в блок 8 памяти.

Шаг 40. Вырабатываются сигналы на . выходах 2,,16, ° 15 блока управления 1, по которым устанавливаются адр. 1," и адр Ь;1; считывается ; из блока 9 и записывается в блок 4 памяти 8 ю (в первом считывании Ъ „:= », затем Ьц„,1 .=1„<,,1 и т д.1.

Шаг 41. То же, что и в шаге 3.

Шаг 42. То же, что и в шаге 4, только если j =0 делается переход к шагу 43, если j ФО, к шагу 40.

Шаг 43. То же, что и в шаге 12, только если адр. F; = f, делается переход к шагу 45, если адр. Г ф О, к шагу 44.

Шаг 44. Вырабатывается сигнал на выходе 12 блока управления 1, по которому значению ) в счетчике 31 присваивается значение регистра 32, 1 т. е.

Шаг 45 ° Переход к шагу 36.

Шаг 46. Вырабатываются сигналы на выходах 29, 30 блока управления

I, по которым изменяется значение счетчика 2 на -1; значение адр Р, =) в счетчик 24 переписывается в регистр 25.

Шаг 47. Анализируется значение счетчика 2, если оно не нулевое .осуществляется переход к шагу 1, если нулевое — конец работы устройства.

Р

Введение в устройство трех формирователей адреса, коммутатора, счетчика номера переменной позволяет получить возможность возводить в степень функции нескольких независимых переменных, т. е. расширило область применения устройства.

1132287

1132287

Фиг.2

1132287

1!32287

1132287

Составитель М. Казанский

Редактор Н.Швыдкая . Техред О.Ващишина

Корректор А.Ильин.

Подпи сиое

Филиал ППП "Патент", r.Óÿ ãîðîä, ул.Проектная, 4

Заказ 9793/41 Тираж 698

ВНИИПИ Государственного комитета СССР о делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5