Вычислительное устройство

 

Изобретение относится к вычислительной технике и может быть применено в быстродействующих специализированных вычислителях как автономно, так и в составе.больших ЭВМ в качестве функционального расширителя. Целью изобретения является расширение класса решаемых задач за счет возможности вычисления квадратного корня в избыточной четвертичной системе . Устройство содержит входа аргумента , первый регистр, второй регистр , третий регистр, первую схему сравнения, триггер, элемент И, первый сумматор, элементы задержки первой группы, сумматор-умножитель, элементы задержки второй группы, элементы задержки третьей группы, второй сумматор, элементы И группы, третий сумматор, четвертый регистр, вторую схему сравнения, первый счетчик, второй счетчик, первый, второй и третий тактирующие входы, выход признака останова. Работа устройства основана на итерационном процессе вычисления разрядов значения корня, представленного в избыточном четвертичном последовательном коде. 1 ил. (Л с tsD Од О СО 4 а

(ХЖИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5D4 G06F 749

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМЪ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3920068/24-24 (22) 20.05. 85 (46) 30.09.86.Вюл.. Ilr 36 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.Е.Золотовский и P.В.Коробков (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

Р 11I5050, кл. G 06 F 7/552, 1983.

Авторское свидетельство СССР

У 1173410, кл. С 06 Р 7/49, 1983. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть применено в быстродействующих специализированных вычислителях как автономно, так и в составе больших ЭВМ в качестве функционального расширителя.

Целью изобретения является расшире" ние класса решаемых задач за счет

ÄÄSUÄÄ 1268946 А 1 возможности вычисления квадратного корня в избыточной четвертичной системе ° Устройство содержит входы аргумента, первый регистр, второй регистр, третий регистр, первую схему сравнения, триггер, элемент И, первый сумматор, элементы задержки первой группы, сумматор-умножитель, элементы задержки второй группы, элементы задержки третьей группы, второй сумматор, элементы И группы, третий сумматор, четвертый регистр, вторуго схему сравнения, первый счетчик, второй счетчик, первый, второй и третий тактирующие входы, выход признака останова. Работа устройства основана на итерационном процессе вычисления разрядов значения корня, представленного в избыточном четвертичном последовательном коде. 1 ил.

1260946

Изобретение относится к вычислительной технике и может быть испольэовано в специализированных вычислителях.

Целью изобретения является расши- 5 рение класса решаемых задач за счет возможности вычисления квадратного корня в избыточном четвертичном последовательном коде.

На чертеже представлена функциональная схема устройства.

Устройство содержит входы 1 аргумента, первый регистр 2, второй регистр 3, третий регистр 4, первую схему сравнения 5, триггер 6, элемент И 7, первый сумматор 8, элементы задержки 9-11 первой группы, сумматор-умножитель 12, элементы задержки 13-15 второй группы, элемент задержки 16-18 третьей группы, второй сумматор 19, элементы И 20-22 группы, третий сумматор 23, четвертьтй регистр 24, вторую схему сравнения 25, первый счетчик 26, втооай счетчик 27, первый 28, второй 29

25 и третий 30 тактирующие входы, выход 31 признака останова.

Устройство функционирует следующим образом.

Работает схема в соответствии с алгоритмом

lory = Р, (с .,- ) у Чу U7 (11

1 2

1 — 12. .= — х, 35

1 о где P — функция выделения, которая указывает, что в качестве приращения берется старпппЪ разряд невяэки; 40 текущая невязка.

На первом шаге половина аргумента х в четвертичном избыточном коде старшими разрядами вперед поступает на входы 1 аргумента устройства. При 45 прохо щении старшего разряда подается сигнал на первый тактирующий вход

28, и значение старшего разряда записывается в первый регистр 2 и одновременно в триггер 6 признак равен- 50 ства нулю старшего разряда, который формируется первой схемой сравнения

5 ° После записи во второй регистр 3 всего числа подается сигнал на второй тактирующий вход 29 и, если 55 старший разряд нулевой, то на выходе элемента И 7 формируется сигнал, который сдвигает содержимое регистра

3 и прибавляет к содержимому счетчика 26 "1". Одновременно по этому сигналу происходит перезапись содержимого регистра 2 в регистр 24. Если старший разряд не нулевой, то на выходе элемента И 7 не образуется сигнала. На этом нулегой шаг заканчивается. В первом шаге происходит умножение разряда, записанного в регистре 24, на величину у, хранимую в регистре 4. Так как при извлечении квадратного корня аргумент предварительно нормализуется, то первый стар1 ший разряд всегда не нуль. В регистре 4 записана величина у,.„. Для

i=I, у =у =О. Происходит умножео ние на у . Эта операция выполняется о на сумматоре-умножителе 12, в котором реализуются две функции: умножение двух четвертичных цифр и прибавление к результату половины квадрата множителя.

Выбор типа операции производится подачей сигнала на вход сумматора-умножителя 12 с выхода второй схемы сравнения 25 . Сигнал, равный 1, выбирает вторую операцию, а сигнал, равный нулю, выбирает первую операцию. Это позволяет осуществить опе1 рацию (чу. у + — чу ). Так как

2 вес приращения всегда жестко связан с номером корректируемого разряда, 2 то величина 1/2 vу должна появить-! ся только раз в момент прохождения этого разряда. Соответствующее слежение за этим осуществляется с помощью вхемы, состоящей из второй схемы сравнения 25 и двух счетчиков 26 и 27. В счетчике 26 хранится номер корректируемого разряда, а счетчик

27 указывает время прохождения этого разряда в текущем шаге. При совпадении содержимых счетчиков 26 и

27 схема сравнения выдает сигнал, равный единице. В нашем случае (первый шаг) vy = vy, у =0 и в первом такт е выл олня ется операция (vy. =0 + 0,2 vy )

Величина 1/2 в четвертичном коде равна 0,2. При умножении на 0,2 получаем трехразрядное число ° Вес первого разряда равен весу текущего разряда, а остальные имеют веса следующих младших разрядов. Произведение равно двухразрядному числу, первый разряд равен весу текущего разряда. Максимальное положительное!

260946 число, получаемое при этом, равно

М =(0,3х0,3+0,2х(0,3) )

=(0,21+1,102)=(0,312).

Максимальное отрицательное испо равно 5

М =(0,2х(-0,2)+0,2х(-0,2) )=0,120, Дпя кодирования чисел в избыточной четвертичной системе используются следующие цифры (0=0.00, 1=0,01, 2=0.10, 3-0,1) !0

l=l.1), 2=1.10).

Как видим, цифры в максимальных по модулю числах не превышают разрешенного кодирования. Образующийся первый разряд выдается на первый вы- 15 ход, второй разряд на второй выход, а третий разряд на третий выход. Третий разряд задерживается на элементах задержки 16-!8 и поступает на вход третьего аргумента сумматора- .0 умножителя !2 в следующем такте. Циф— ра этого разряда прибавляется к текущему произведению. Так как величина уу формируется и прибавляется

2 в разряде, который определяется в данный момент, а все младшие разряды у., следующие за ним, равны нулю, 1 то добавление цифры по третьему входу не переводит произведение двух цифр.:в запрещенное кодирование. Од- 30 новременно при прохождении корректируемого разряда необходимо величину коррекции из регистра 24 прибавить к текущему разряду. Это осуществляется подачей сигнала со схемы сравнения

25 на группу элементов И 20-22, которые открываются, и содержимое ре— гистра 24 и текущий разряд у скла1 дываются на сумматоре 23. Полученный скорректированный разряд зацисы40 вается в текущий разряд регистра 4.

Первый текущий разряд произведения двух цифр из сумматора-умножителя 12 поступает на вход второго сумматора, 19, на другой вход поступает второй разряд предыдущего произведения через элементы задержки !3-15, на третий вход сумматора 19 поступает текущий разряд невязки из регистра 2.

В сумматоре 19 выполняется следующая операция: (Š†(П вЂ” S" ), где — разряд невязки F-;; П вЂ” первый разряд текущего произведения цифр; S — второй разряд предыдущего произведения. Получаемая сумма не превьпиает двух разрядов. Старший разряд непосредственно, а младщий через элементы задержки 9-11, что позволяет выровнять веса разрядов, поступают на первый сумматор 8, где образуется первое приближение старшего разряда невязки. B следующем такте повторяются все перечисленные операции (за исключением прибавления 1/2 ту, предполагаем, что про 2 исходит отыскание первого старшего разряда корня). После суммирования поступивших цифр в первом сумматоре

8, если возникает перенос, то он добавляется к предыдущему разряду и формируется окончательное значение старшего разряда невязки, который поступает на выход сумматора 8.

При выдаче старшего разряда на первый тактирующий вход 28 поступает сигнал, и он записывается в регистр 2. Одновременно результат анализа на нуль старшего разряда со схемы сравнения 5 записывается в триг— гер 6. Кроме того, старший и последующиее разряды новой невязки записываются по серии С, поступающей со входа 30 в регистр 3. После определения всех и разрядов невязки по— дается сигнал на вход 29, который сдвигает содержимое регистра 3 в сторону старших разрядов и наращивает счетчик 26 на "1" в случае, если старший разряд был равен нулю, в противном случае схема не реагирует на сигнал и в следующем шаге продолжается корректировка этого же разряда у . Процесс продолжается до определения точного значения разряда, что определяется по равенству нулю стар— шего разряда невязки. При равенст— ве нулю старшего разряда происходит сдвиг на разряд невязки. Этот сдвиг увеличивает невязку. Необходимость этого обусловлена тем, что изменяется вес определенного разряда величи— ны у., он уменьшается. Чтобы не перестраивать схему умножения, можно увеличить вес нсвязки и тем самым выровнять величины E и (у Ч у +

1 1

+ -уу. ) . Кроме того, сдвиг невязки

2 позволяет определять по старшему разряду конец определения разряда у, т.е. независимо от того, какой разряд корректируется, временная диаграмма сохраняется. После сдвига регистра 3 происходит пустой шаг (умножение на нуль). В этом шаге определяется первое приближение текущего раз— ряда. Затем производится процесс кор12609 ч6,Ь выход "равно" первой схемы сравнения ректировки разряда и так далее, пока не будут определены все разряды. Это фиксируется по переполнению счетчика

26, сигнал с которого прекращает поступать на выход 31 и прекращает формирование временной диаграммы, 5

Вычислительное устройство, содержащее два регистра, первую схему сравнения, сумматор-умножитель, два сумматора и две группы элементов задержки, причем выходы первого сумматора соединены с информационными входами первого регистра, входы первого слагаемого первого сумматора соединены с выходами старших разрядов второго сумматора, выходы младших разрядов которого соединены через элементы задержки первой группы с входами второго слагаемого первого сумматора, входы первого слагаемого второго сумматора соединены через элементы задержки второй группы с вы- 25 ходами разрядов второй группы сумматора-умножителя, входы третьегв

4 слагаемого второго сумматора соединены с выходами второго регистра, о т л и ч а ю щ е е с я тем, что, ЗО с целью расширения класса решаемых задач за счет возможности вычисления квадратного корня в избыточном четвертичном последовательном коде, в него дополнительно введены третий сумматор, триггер, группа элементов

И, элемент И, вторая схема сравне— ния, два счетчика, третий и четвертый регистры и третья группа элементов задержки, причем вход аргумента 40 устройства соединен с информационными входами первого и второго регистров и первым информационным входом первой схемы сравнения, второй информационный вход которой соединен с шиной логического "0" устройства, Формула изобретения соединен с входом установки триггера, вход сброса которого соединен с выходом "Не равно первой схемы сравнения, выход триггера соединен с первым входом элемента И, выход которого соединен с входом сдвига второго регистра и счетным входом первого счетчика, выход которого соединен с первым информационным входом второй схемы сравнения, второй информационный вход которой соединен с выходом второго счетчика, выход

"Равно" второй схемы сравнения соединен с входом управления типом операции сумматора-умножителя и с первыми входами элементов И группы, входы первого операнда сумматора-умножителя соединены с выходами третьего регистра и входами первого слагаемого третьего сумматора, входы второго операнда сумматора-умножителя соединены через элементы задержки третьей группы с выходами разрядов третьей группы сумматора— умножителя, входы второго слагаемого третьего сумматора соединены с выходами элементов И группы, вторые входы которых соединены с входами третьего операнда сумматора-умножителя и с выходами четвертого регистра, информационные входы которого соединены с выходами первого регистра, синхронизируюшие входы триггера и первого регистра соединены с первым тактирующим входом устройства, синхронизирующий вход четвертого, регистра и второй вход элемента И соединены с вторым тактирующим входом устройства, третий тактирующий вход которого соединен с синхронизирующими входами второго и третьего регистров и со счетным входом второго счетчика, выход переполнения первого счетчика является выходом завершения вычислений устройства .

1260946

Составитель С.Куликов

Техред А.Кравчук Корректор Е.Сирохман

Редактор Т.Парфенова

Заказ 5232/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г.Ужгород,ул.Проектная,4