Устройство для вычисления квадратного корня
Изобретение может быть применено в специализированных автономных вычислителях или в качестве функционального расширителя в составе с большими ЭВМ. Целью изобретения является ускорение вычисления квадратного корня при оперировании числами с плавающей запятой. Цель изобретения достигается за счет выбора начальных приближений значений мантисс, обеспечивающих повышенную скорость сходимости итерационного процесса. Устройство содержит входной регистр 1, блок 2 памяти опорных значений мантисс , счетчик 3, блок деления 4, сумматор 5, регистр итерации 6, выходной регистр 7, распределитель импульсов 8. Устройство под действием импульсов от распределителя импульсов i 8 обеспечивает с помощью блока деле (Л С ния 4, сумматора 5 и регистра итераций вычисление квадратного корня по методу Герона. 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„.Я0„„12674
А1 дц 4 G 06 F 7/552
1 3 $
3, 1д
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ
ЯИЬЛИОТЖА
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3921913/24-24 (22) 26.06,85 (46) 30.10.86. Бюл. У 40 (72) И.Я.Миронов (53) 681.325(088.8) (56) Самофалов К.Г. и др. Цифровые электронные вычислительные машины, Киев, Вища школа, 1983, с. 281, 320.
Авторское свидетельство СССР
9 611208, кл. G 06 F 7/552, 1976.
Авторское свидетельство СССР
Ф 560224, кл. G 06 F 7/552, 1973. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ (57) Изобретение может быть применено в специализированных автономных вычислителях или в качестве функционального расширителя в составе с боль. шими 3BM ° Целью изобретения является ускорение вычисления квадратного кор" ня при оперировании числами с плавающей запятой. Цель изобретения достигается за счет выбора начальных приближений значений мантисс, обеспечивающих повышенную скорость сходимости итерационного процесса. Устройство содержит входной регистр 1, блок 2 памяти опорных значений мантисс, счетчик 3, блок деления 4, сумматор 5, регистр итерации 6, выходной регистр 7, распределитель импульсов 8. Устройство под действием импульсов от распределителя импульсов
Я
8 обеспечивает с помощью блока деления 4, сумматора 5 и регистра итераций вычисление квадратного корня по методу Герона. 1 ил.
1267409
2> Р
А-U 2 =х ° 2 у уо уо у> у, у
A=U"2
2 ун у >
-н уа у, где А
z>:i
< z -z -(< .+<)2 2....2
6 = — - --- .(2
1Р <3
z. б
Изобретение относится к вычислительной технике и может быть использовано в специализированных функциональных преобразователях.
Цель изобретения — повышение быст- 5 родействия вычисления над числами с плавающей запятой за счет сокращения числа итерации.
На чертеже представлена функциональная схема устройства.
Устройство для вычисления квадратного корня содержит входной регистр 1, блок 2 памяти опорных значений мантисс, счетчик 3, блок 4 деления, сумматор 5, регистр 6 итера15 ции, выходной регистр 7, распределитель 8 импульсов. Устройство работает следующим образом.
Пусть U — мантисса входного числа
А с четным порядком, равным р = 2к, 20 тогда
;де U = х при порядке р=2к подкорен-. ного числа А, х
U=-2- при порядке р =- (2к — 1).
В этом случае подкоренное число
А в формате с плавающей запятой при- 30 мет вид
Тогда представим алгоритм вычислений следующим образом к = Я= 2 U- у 2, „ = у< "
1 U > 2
> 1 число, из кото or" о извлекается квадратный корень, точное значение результата, очередной номер цикла вычислений, приближенное значен<ие результата перед выполнением :>-ro цикла вычислений; приближенное значение резуль. тата после выполнения i-го цикла вычислений, Дпя обеспечения высокого быстродействия в устройстве используется блок 2 памяти, в котором хранятся
55 значения мантисс результата для опорных значений U, мантиссы U, Подкоренное (входное) число А = х ° 2 = U 2 в формате с плавающей запятой имеет мантиссу х, область изменения которой 0,5 ñ х < 1,0, а мантисса U изменяется в пределах
0,25 < U < 1,00, Для простоты формирования адреса выборки квадратного корня у, = It U, иэ опорного значения мантиссы U, область изменения величины U разобъем е на Е = 2 {L — объем памяти) интервалов, при этом для поддиапазонов
0,25 с U 0,50, 0,50 с U а 1,00 размеры этих интервалов одинаковы и равны соответственно:
0,25/2 =0,5/L= ai,0,50/2 =1,00/L=
Каждый интервал изменения величины U имеет нижнюю и верхнюю границу соответственно U Ба, для которых квадратные корни соответственно равны у„= (U у = )U
Опорное значение у = Б для кажо о дого интервала выбираем на основе принципа равенства относительных ошибок для граничных значений у, у а т,е, выбираем из соотношения: максимальное значение относительной ошибки е>. начального приближения у, при хранении в блоке 2 памяти L = 21 чисел не превосходит величины >>Ы (2
Так как после каждого цикла вычислений по итерационной формуле количество верных разрядов увеличивается не менее., чем в два раза, то после выполнения q циклов относительная ошибка результата г, Данную формулу удобно использовать для ориентировочного определения количества циклов вычислений q и емкости блока 2 памяти L = 2, необходимых для обеспечения заданной точности нахождения результата.
Представим код входного числа
А = х 2 в формате с плавающей запятой
1267409 р = ЗнР-P, P ...P„„
При четном значении порядка р = 2п состояние разряда P, = 0 (младший разряд входного регистра 1 находится в нулевом состоянии). 10
Для формирования адреса для выборки из блока 2 памяти начального приближения мантиссы результата у = Ю необходимо на первый вход блока 2 выдать код (х х ...х1 ), а на второй 15 вход — содержимое младшего разряда порядка Р„,, (младшего разряда входного регистра 1), Так как при Р„, =1 х мантисса U =, то этот же сигнал можно использовать для выполнения 20 операции сдвига мантиссы х на один разряд вправо.
Сигнал с первого распределителя
8 импульсов открывает информационный вход входного регистра 1 и подкоренное число А = х ° 2 поступает в устР ройство.
По сигналу с третьего выхода распределителя 8 импульсов на выходах входного регистра 1 формируются (1 — 1) старших разрядов адреса выборки начального приближения мантиссы результата у, = 4Г и код порядка
P входного числа, которые поступают соответственно на первый адресный вход блока 2 памяти и на информационный вход счетчика 3. При состоянии
"1" младшего разряда (нечетное число) с выхода младшего разряда входного регистра поступит сигнал на 40 счетный вход счетчика 3, второй адресный вход блока 2 памяти и на вход сдвига входного регистра 1. По это:му сигналу при р = (2 — 1) будет сформирован код адреса (х хз,...х 1) 45 выборки величины у, в счетчике 3 сформируется величина (р+1) = 2 к, мантисса х сдвинется на один разряд вправо и выработается мантисса U =
30 х
50 лений по формуле в регистре 6 итераций вырабатывается новое приближенное значение мантиссы результата у—
1 U
= — -(у + — — )
=2 у, После выполнения q заданных циклов
А=Знх .1х>x ...x1õ „, ...х Зн pp„p... p х — Знх 1х х,,х х ...х < Знх = 0
При нулевом состоянии младшего разряда входного регистра 1, порядок р = 2к, сигнал на вход сдвига входного регистра, а также на второй 55 адресный вход блока 2 памяти и счетный вход счетчика 3 не поступит, поэтому сдвига мантиссы х не произойдет (П = х), код адреса выборки иудет иметь вид (х х ...х 0), а счетчик 3 будет в состоянии р = 2к.
По сигналу второго выхода распределителя 8 импульсов начальное приближение мантиссы у = 1ГГ результата поступит в регистр 6 итерации через свой второй информационный вход.
После этого устройство переходит на выполнение заданного количества
q циклов вычислений мантиссы у = ГО результата z, для чего на выходе распределителя 8 импульсов вырабатывается серия сигналов.
При выработке i-ro сигнала с четвертого выхода распределителя 8 импульсов, обеспечивающего i-й цикл вычислений, который поступает на стробирующий вход блока 4 деления, в госледний через вход делимого и делителя поступят величины U у,, соответственно с выхода старших разрядов входного регистра 1 и с выхода регистра 6 итераций. В блоке 4 деления вырабатывается величина
Ч;- кроме того, блок 4 деления вырабатывает сигнал окончания, который поступает на стробирующий вход сумматора 5, по которому в последний поступают через информационные входы величины:
U у — — с выхода блока 4 деления у.
Э
i-1 с выхода регистра 6 итераций. В сумматоре 5 вырабатывается величина
U (у: + — --), а также сигнал оконl-1 у. чания, который поступает на стробирующий вход регистра 6 итерации.
По этому сигналу с выхода сумматора
1 U
5 величина у, = — - (у. + — — ) через
2 l y первый информационный вход поступит в регистр 6 итераций. Для обеспечения
U деления на 2 величины (у. + †- -), l-1 у
l-4 вырабатываемой в сумматоре 5, информационный выход последнего соединен с вторым информационным входом регистра 6 итераций со сдвигом на один разряд в сторону младших разрядов, после выполнения i-го цикла вычисвычисления мантиссы в регистре 6
1267409 счетчик, блок деления, блок памяти опорных значений мантисс и вЫходной регистр, причем выход старших разрядов входного регистра соединен с первым адресным входом блока памяти
10 ного блока деления, выход признака окончания деления которого соединен со стробирующим входом сумматора, выход признака окончания суммироваФормулаизобретения со сдвигом на один разряд и сторону старших разрядов с информационным входом счетчика, стробирующий вход ходом старших разрядов входного регистра, пятый выход распределителя импульсов соединен с входом разреше-. ния записи выходного регистра, вход стробирования выборки информации которого соединен с шестым выходом распределителя импульсов, выход выходного регистра является выходом результата. устройстСоставитель С,Куликов
Редактор N,Петрова Техред К.Ходаиич
Корректор A.Зимокссов
Заказ 5775/47 Тираж 671
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб:„ д. 4/5
Подписíое
Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 будет выработано приближеннсе значе1 U ние ф = †-(у +-- †) с точностью
2 1 уо 1 не ниже заданной, По сигналу с пятого выхода распределителя 8 импульсов, поступающего на вход разрешения записи выходного регистра 7, поступят мантисса результата у и порядок к = р + 1 . при р=2к или к = — --- при р
2 . 2
2к-1 с выходов соответственно регистра б итерации и счетчика 3. Для обеспечения выработки порядка к результата входы младших ра.зрядов выходного регистра 7 соединены со сдви- (5 гом на один разряд вправо с выходом счетчика 3, в котором ранее вырабатывалась величина 2к.
В выходном регистре 7 будет выработан результат
< -= -4А = 2 1П = у.2"
По сигналу с шестого выхода распределителя 8 импульсов результат z к
=у. 2 поступит на выход устройства.
Устройство дпя вычисления квадратного корня, содержащее входной регистр, сумматор, регистр итерации и распределитель импульсов, причем вход аргумента устройства соединен с информационным вхо,цом входного регистра вход разрешения записи котоУ
35 рого соединен с первым выходом распределителя импульсов, информационный выход сумматора соединен сс сдвигом на один разряд в сторсну мпадших разрядов с первым информационным входом регистра итерации, вход разрешения записи которого соединен с втсрым выходом распределителя импульсов, о т л и ч а ю щ е е с я тем, что, с целью ускорения вычисления квадратного корня чисел с плавающей запятой за счет сок:ращения числа итераций, в него дополнительно введены спорных значений мантисс, выход младшего разряда и вход сдвига входного регистра сбъединек,ы и соединены с вторым адресным входом блока памяти опорных значений мантисс, выход которого соединен с вторым информационным входом регистра итерации, выходы которого соединены со старшими разрядами информационного входа выходного регистра, с входом делителя блс)ка деления и с входом первого слагаемого сумматора, вход второго слагаемого которсго соединен с выходом частния которого соединен со стробирующим входом регистра итерации, младшие разряды информационного входа выходного регистра соединены с выходами разрядов счетчика, счетный вход которого соединен с выходом младшего разряда входного регистра, выход младших разрядов которого соединен входного регистра соединен с третьим выходом распредепителя импульсов, четвертый выход которого соединен со стробирующим входом блока деления, вход делимого .которогс соединен с вы
