Устройство для извлечения квадратного корня

 

Изобретение относится к вычислительной технике и может быть использовано в составе арифметико-логических устройств ЦВМ, а также в виде самостоятельного вычислительного устройства. Целью изобретения является повышение быстродействия и расширение функциональных возможностей, заключающихся в обеспечении возможности извлечения квадратного корня из числа А Р а с плавающей запятой , где Р- основание системы счисления (, k 1,2...); с.- порядок , представленный m двоичными разрядами; а - мантисса, представленная п двоичными разрядами. Устройство содержит блоки 1 и 2 постоянной памяти , сдвигатели 3 и 4, блок 5 деления на два с округлением, дешифратор 6, вход 7 мпадшего разряда порядка . аргумента, умножитель 8, сумматор 9, вход 10 старших разрядов порядка арс S гумента, выход 11 порядка результата, вход 12 старших разрядов мантиссы аргумента, вход 13 мпадших разрядов мантиссы аргумента, выход 14 мантиссы результата. 2 з.п. ф-лы, 4 ил., 1 табл. 00 со ю

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (192 (112

21 у12 4 С 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3754919/24-24 (22) 15.06.84 (46) 30.11.86. Бюл. ¹ 44 (72) В.А.Брик и М.А.Пуховицкий (53) 681.325(088.8) (56) Авторское свидетельство СССР № 1089578, кл. G 06 F 7/552, 1982.

Нешеl А. Square Root Extraction

with Real-Only memories. — Computer

Design, April, 1972, р.100-104. (54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ (57) Изобретение относится к вычислительной технике и может быть использовано в составе арифметико-логических устройств ЦВМ, а также в ! виде самостоятельного вычислительного устройства. Целью изобретения является повышение быстродействия -и расширение функциональных возможностей, заключающихся в обеспечении возможности извлечения квадратного корня из числа А = Р а с плавающей запятой, где P — основание системы счисления (Р=2, k = 1,2...); d — поряк док, представленный ш двоичными разрядами; а — мантисса, представленная и двоичными разрядами. Устройство содержит блоки 1 и 2 постоянной памяти, сдвигатели 3 и 4, блок 5 деления на два с округлением, дешифратор

6, вход 7 младшего разряда порядка аргумента, умножитель 8, сумматор 9, вход 10 старших разрядов порядка аргумента, выход 11 порядка результата, вход 12 старших разрядов мантиссы аргумента, вход 13 младших разрядов мантиссы аргумента, выход 14 мантиссы результата. 2 з.п. ф-лы, 4 ил., 1 табл.

1273921

Изобретение относится к вычислительной технике и может быть использовано в составе арифметико-логических устройств ЦВМ, а также в виде самостоятельного вычислительного устройства.

Цель изобретения — повышение быстродействия и расширение функциональ.б ных возможностей, заключающихся в обеспечении, возможности извлечения квадратного корня из числа A P".à с плавающей запятой, где P — основание системы счисления (Р=2, k=1,2,...); к

gL- порядок, представленный m двоичными разрядами; а — мантисса, представленная п двоичными разрядами.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — схема блока деления на 2 с округлением; на фиг.3график функции квадратного корня; на .фиг. 4 — линейная интерполяция функ1 ции квадратного корня.

Устройство (фиг. 1) содержит первый и второч блоки 1 и 2 постоянной памяти, входной и выходной сдвигатели

3 и 4, блок 5 деления на 2 с округлением, дешифратор 6, вход 7 младшего разряда порядка аргумента, умножитель

8„ сумматор 9, вход 10 старших разрядов порядка аргумента, выход 11 порядка результата„ вход 12 старших разрядов мантиссы аргумента, вход 13 младших разрядов мантиссы аргумента, выход 14 мантиссы результата, Блок 5 деления на 2 с округлением. (фиг. 2) содержит элемент НЕ 15, сумматор 16, шину 17 логического нуля.

Устройство функционирует следующим образом.

Результат операции извлечения квадратного корня можно представить.

С=Р скГА= РР а, у где С вЂ” результат операции;

У вЂ” порядок результата; с — мантисса результата;

А — исходное число (А=Р а); а — мантисса числа А

-И (- <а <1-2 ), P

m — - разрядность порядка са, М.

Значение ГА можно представить в следующем виде:

«/2 дпя четного Ф-: А=Р /а;

-c < а с1;

1 1 р 7Р

yt, б1

° г — 2 Га для нечетного Ф: А=Р ч —;

Причем для четных k можно записать

f к

-=(а-2 а р а

1Ьхчь + — 1-=г дЬ- ht

25 где дЬ: =b-Ь.

h — - цена младшего разряда числа

Ь причем величина /Ь„ выдается из блока

30 1 постоянной памяти, величина hf б

-..@ вЂ,ГЬ. выдается из второго блока 2

1б1 постоянной памяти, умножение д b; на

Af. производится в умножителе 8 (деление д Ь- hf; на Ь означает. просто

1 перенос запятой), а окончательное сложение — в сумматоре 9.

Блок 5 деления на 2 с округлением вычисляет порядок, а остальные узлы — мантиссу с. Правила работы устройства формулируются следующим

40 образом:

Ы

2 м =- при четном сС

У с(+1 — при нечетном сс

1

И

2, с= Ъ 2 при четному;

2, с= Ь 2 2 при нечетном с -и четном 1с;

О 2

2, с= ГЬ 2 при неЬ=а

Ь=а

Ь=а

50 четных ot uk.

Здесь 1 — количество пар нулей между запятой и старшей единицей в числе а. Очевидно, что 1 может принимать значения

55 k-2

0.1. -2- при четном kÓ

k-1

0,1,...,--- при нечетном k. соответственно для нечетных k;

)а /а

На фиг. 3 показан график функции

ГЪ=Г (Ь) (Ь вЂ” число на выходах входного сдвигателя 3), в соответствии с которым в устройстве производится вычисление величины ГЬ.

В предложенном устройстве при вычислении величины Pb производится замена кривой ГЬ прямолинейным отрезком (см. фиг. 4) в каждом диапазоне Ь <Ь(Ь (i=0,1,...) . Вычисление ГЬ производится в соответствии с соотношением

11...111

11...110

2 -2 а

10...011

2 10...010

1 10...001

0 10...000

-1 01...111

-2 Oi 110

O

00...001

00...000

m разрядов 30 м-

-2 +1

Если, например,сР- =+3, то порядок з 1273

Детали формирования порядка могут несколько видоизменяться в зависимости от формы представления порядка и от конкретной реализации блока .5 деления на 2 с округлением. На фиг. 2 показана одна из возможных реализаций. Она предполагает следующую, наиболее распространенную форму представления порядков:

Порядок Представление 10

ITl- 1

2 -1

921 4 занной пунктиром) сдвигатель 3 сдвигает величину а вправо на один разряд (при нечетных k,Ы) или на йоль разрядов (в остальных случаях), на блоках 1 и 2, умножителе 8 и сумматоре 9 вычисляется величина

2 (при нечетных k,Ф) или /а (в остальных случаях), а сдвигатель 4 сдвигает

k-1 зту величину вправо на — — разрядов

2 (при нечетных с() или на — разрядов

2 (с . — нечетное, k — четное), или на ноль разрядов (й — четное). Таким .образом, в упрощенном варианте устройства система уравнения (1) заменяется на

Ь=а; с=ГЬ при четному;

Ъ=а; с=чb ..2 при нечетном и чет/ 2

Ь=а; c=Ib 2

2 при нечетныхы и k.

На фиг. 3 показаны диапазоны изменения Ь для упрощенного и полного (фиг. 1) вариантов устройства соответственно пунктирными и сплошными линиями.

Входной сдвигатель 3 под управлением дешифратора 6 (фиг. 1) сдвигает мантиссу а влево на 21-1 разрядов при нечетных k,î и на 27 разрядов во всех остальных случаях. Полученное после сдвига число лежит в диапазоне

Ы- - .- 1 ф, равный ---=2, формируется следующим образом (см. фиг. 2):

1 00...01 — входы второго слагаемого сумматора 16

+ 1 — вход 15 переноса сумматора 16 0 00...00 — входы 17 первого слагаемого сумматора 16

1 00...00 — выходы сумматора 16

1000... 10 — выходы блока 5 деления на 2 с округлением (=2). тп разрядов

Если, например, cL=-4, то

0 11...10

+ 0

0 00...00

0 11... 10

0111...10 (†-=-2).

Дешифратор 6 служит для управления входным 3 и выходным 4 сдвигателями 55 и строится по соотношениям (1).

В упрощенном варианте устройства (см. фиг. 1, беэ учета связи, пока2Р

2 < Ь=а 2 < 1-2 при четном k

2f

2 <Ь=а 2 1-2 при нечетном k и четному;

-2 2Ð-1 -1 ь+1

2 < Ь=а 2 2 -2 при нечетных k, м.

Поскольку при k=2 величина 1 равна нулю, то в этом частном случае входной сдвигатель 3 не нужен (формально будем считать, что он есть и осуществляет сдвиг на 2I=O разрядов). После получения на выходах сумматора 4 величины Ь она сдвигается вправо на: разрядов при четномс -;

2

-+I разрядов при нечетном Ы и четном k;

k-1

---+ P разрядов при нечетных оС, 2

В устройстве погрешность вычисления величины VA складывается из методической погрешности (связанной с заменой кривой Pb=f(b) набором прямолинейных отрезков) и аппаратной погрешности, связанной с ограниченной

5 12739 разрядностью чисел, выдаваемых блоками 1 и 2 постоянной памяти, и аппаратными .погрешностями умножителя 8 и сумматора 9.

Назовем величину

8= (Cb-(ГЬ + — — -) йЬ 4й

h методичес <ой погрешностью аппроксимации величины ГЬ.

Пусть S — максимальное значение

1т 1 е величины о в диапазоне а — максимальное значение методической погрешности аппроксимации величины ГЪ во всем диапазоне изменения Ъ: (b+1 -4, ) .

3 (/Ь +h- ; ) 20

4(/Ь -„++++@ . )

В таблице приведена зависимость максимальной методической погрешности от r u k с учетом сдвига, производимого в выходном сдвигателе 4.

Отметим, что методическая погрешность устройства уменьшается в два раза, если, не изменяя величин gf„, хранящихся во втором блоке 2 постоян.ной памяти, хранить в первом блоке 1 постоянной памяти вместо величин 4э

1 где Ъ; =Ь,.„+ih; i=0,1,...) велиг — 1 чины 1b. +- S

Формула из обретения

1. Устройство для извлечения квадратного корня, содержащее первый и второй блоки постоянной памяти и

40 сумматор, причем вход первого слагаемого сумматора подключен к выходу первого блока постоянной памяти, о т— л и ч а ю щ е е с я тем, что, с целью повЬппения быстродействия и расширения

45 функциональных возможностей, заключающихся в обеспечении возможностей

0<. извлечения корня из числа А=Р . а с плавающей запятой, где P — - основание системы счисления (Р**2",1с* 1,2,3,...);

Ы- порядок, представленный ш двоичными разрядами; а - мантисса, пред-. ставленная п двоичными разрядами, в него дополнительно введены дешифраной и выходной сдвигатели блок деления на 2 с округлением и умножитель, причем выход умножителя подключен к входу второго слагаемого

21 б сумматора, вход первого сомножителя умножителя подключен к выходу второго блока постоянной памяти, вход второго а сомножителя умножителя — к (и-r)— младшим разрядам выхода входного сдвигателя (где п — разрядность мантиссы аргумента; r - разрядность адреса в первом и втором блоках постоянной памяти), входы адреса первого и второго блоков постоянной памяти к r старшим разрядам выхода входного сдвигателя, выход сумматора — к информационному входу выходного сдвигателя, информационный вход входного сдвигателя является входом мантиссы аргумента устройства, выход выходного сдвигателя — выходом мантиссы результата устройства, вход блока деления на 2 с округлением — входом порядка аргумента устройства, выход блока деления на 2 с округлением — выходом порядка результата устройства, вход дешифратора подключен к младшему разряду входа блока деления на 2 с округлением, первый выход дешифратора подключен к входу управления входного сдвигателя, а второй выход — к входу управления выходного сдвигателя.

2, Устройство по п.1, о т л и ч а ю щ е е с я тем,что,с целью повышения точности, старшие К-1-(при нечетном К) или К-2 (при четном К)разряды входа мантиссы устройства соединены с дополнительным входом дешифратора.

3. Устройство по пп. 1 и 2, о т л и ч а ю щ е е с я тем, что блок деления на 2 с округлением содержит сумматор и элемент НЕ, вход которого подключен к выходу старшего разряда сумматора блока деления на 2 с округлением, старший разряд выхода сумматора блока деления на 2 с округлением является первым разрядом выхода блока деления на 2 с округлением, выход элемента НŠ— вторым разрядом выхода блока деления на 2 с округлением, j-й (j =2,3,..., m-1; где m— разрядность порядка аргумента) разряд выхода сумматора блока деления на 2 с округлением является (j+1)-м разрядом выхода блока деления на 2 с округлением, первый информационный вход сумматора блока деления на 2 с округлением подключен к шине логического нуля устройства, второй информационный вход сумматора блока деления на 2 с округлением является

7 1273921 Я входом стар@их <,m-1)-раэрядов блока с округлением является входом m-го деления на 2 с округлением, вход пе- раэряда блока деления на 2 с округреноса сумматора блока деления на 2 лением.

12 с 0 703.2 0 705 2

0,707 2

2

vp /! 2

I + и.,Н нечетные 1 са v em оа или к иФеж(к

Фиг. 3

1 0,988 2 0,994 2

2 0,988 2 0,994 2

3 0,988 2 0,994 2

4 0,988 2 0,994 2

0,997. 2

0,997 2

0,997 2

0,997 ° 2

0,706 2

0,999.2

0,999 2 0,999 2

0,999 2

0,999 2

0,999-2

0,999 2

0,999-2

0,707 2

1273921

Ьс

Составитель С.Силаев

Редактор M.äb ëûí Техред Л.Сердюкова Корректор В,Бутяга

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6477/46

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4