Оперативное запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств с тестовым самоконтролем. Целью изобретения является повышение быстродействия устройства при самоконтроле. Устройство содержит блоки оперативной и постоянной памяти, счетчик, блок сравнения, генератор, одновибратор, сумматор по модулю два, первый и второй триггеры. Увеличение быстродействия устройства в режиме самоконтроля достигается за счет управления длительностью тактов генератора в зависимости от состоя- .ния сигнала разрежения выборки в каждом такте. 1 ил. с (Л ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1325571

А1 (gg 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4034651/24-24 (22) 10.03.86 (46) 23.07..87. Бюл. 9 27 (71) Всесоюзный научно-исследовательский, проектно-конструкторский и технологический институт релестроения (72) В.А.Андрианов и А.В.Гринштейн (53) 681.327.6(088.8) (56) Электронная техника. Сер,3 "Микроэлектроника", 1983, вып. 1 (103), с. 104-108, рис. 1.

Авторское свидетельство СССР

N- 1229826,,кл. С 11 С 29/00, 21.08.84. (54) ОПЕРАТИВНОЕ ЗАПОМИНА10ЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может бьггь использовано при построении оперативных запоминающих устройств с тестовым самоконтролем. Целью изобретения является повьппение быстродействия устройства при самоконтроле. Устройство содержит блоки оперативной и постоянной памяти, счетчик, блок сравнения, генератор, одновибратор, сумматор по модулю два, первый и второй триггеры.

Увеличение быстродействия устройства в режиме самоконтроля достигается за счет управления длительностью тактов .генератора в зависимости от состояния сигнала разрежения выборки в каждом такте. 1 ил. S

1325571

Изобретение относится к вычислительной технике и может быть испольэовано при построении оперативных запоминающих устройств с тестовым

5 самоконтролем.

Целью изобретения является повышение бытродействия устройства при самоконтроле.

На чертеже представлена схема one- !О ративного запоминающего устройства с самоконтролем.

Устройство содержит блок 1 оперативной памяти, выходы 2 данных, блок

3 сравнения, сумматор 4 по модулю два, блок 5 постоянной памяти, счетчик 6, второй триггер 7, вход выборки 8, вход 9 записи, адресные входы

10, входы 11 данных, генератор 12, вход 13 режима, первый триггер 14, блок 15 сброса, элемент 16 индикации, одновибратор 17.

Блок 1 оперативной памяти является основным узлом устройства и обеспечивает выполнение его главной функ- 2g ции — работу в качестве оперативного запоминающего устройства.

Блок 1 памяти построен на БИС ОЗУ и имеет организацию N х М, где N— число адресов; М вЂ” разрядность слова данных. Выходы данных (...Q (m =

= M-1) блока 1 памяти являются выходами 2 данных устройства и соединены с первыми входами даных блока сравнения 3. Вход "Разрешение выборки" (РВ) блока 1 памяти соединен с выходом сумматора 4 по модулю два, (Термин РВ употребляется по аналогии с соответствующим сигналом БИС ОЗУ).

Зтот вход блока 1 памяти использует- 30 ся для обеспечения работы устройства в системе.

Как правило, блок оперативной памяти содержит несколько БИС ОЗУ, каждая из которых управляется индивиду- 45 альным сигналом РВ, формируемым на основе дешифрации старших разрядов адреса. Вход "Чтение/Запись" (ЧТ/33!) блока памяти соединен с выходом 2ro разряда счетчика 6 и управляющим 60 входом элемента 5 постоянной памяти.

Входы данных D ..-D блока 1 памяти соединены с выходами (n+3)-ro — (n+

+m+2)-го разрядов счетчика 6 и с адресными входами блока 5 постоянной памяти. Блок 3 сравнения служит для сравнения в режиме КОНТРОЛЬ выходных реакций блока памяти 3 и эталонных сигналов, сформированных блоком постоянной памяти 5. Вторые входы данных блока сравнения 3 соединены с выходами блока постоянной памяти 5.

Выход блока сравнения 3 соединен с входом данных второго триггера 7.

Сумматор по модулю два 4 обеспечивает разнесение во времени изменения сигнала PB и других сигналов, поданных на блок 1 памяти в режиме самоконтроля. Входы сумматора 4 по модулю два соединены с выходами О-го и

1-ro разрядов счетчика 6. Блок 5 постоянной памяти служит для формирования эталонных выходных сигналов блока 1 памяти в режиме проверки на основе его входных сигналов ЧТ/ЗП и DO...D ..Как известно, алгоритм теста Маршп для ОЗУ с организацией

N x заключ,ается в двух проходах адресного пространства ОЗУ. При этом при первом проходе по каждому адресу выполняются операции "Чтение . 1

"Запись "0", а при втором проходе—

"Чтение "0", "Запись "1". Поскольку выходная реакция ОЗУ при операциях

Разрешение записи" и |Запрет записи определена ее таблицей истинности, а входные сигналы данных в течение как первого, так и второго проходов адресного пространства поддерживаются неизменными (О и 1 соответственно) для обеспечения требуемых операций записи "0" и "1", то на основе сигналов РВ, ЧТ/ЗП и D в любой момент времени можно указать выходной сигнал исправного ОЗУ. Например, при

РВ -= 1, ЧТ/ЗП = 0 и D „= 1 имеет место выполнение операции разрешения (РВ = — l) чтения (ЧТ/ЗП = О) нуля

{D .„= 1), и, следовательно, выходной сигнал исправного ОЗУ должен быть

"0" (прямой выход). При многоразрядном слове данных (М ) 1) и стимуляции входов данных при проверке последовательными разрядами счетчика тест состоит из 2 2М проходов адресов, причем картина здесь аналогична, за исключением того, что для разрядов данных D ...D, имеет место избыточность, заключающаяся в дополнитель0 и Чтение 1, Запись 1 во всех не первых проходах адресного пространства после смены входных,цанных на разряде. Поскольку на основе входных данных всегда можно определить, первый ли проход. адресного пространства выполняется после смены

13255? 1 информации на данном разряде, то и эталонная выходная реакция ОЗУ также может быть определена. Например, информация 010...1 на входах D, ...D свидетельствует, что для разрядов

D и D„ выполняется первый проход после смены на них данных, а для разрядов 13 ...D — не первый. Таким образом, для разрядов D и D ожидаепись 0" и "Чтение "0", Запись соответственно, а для разрядов D u ние "1", "Запись "l" соответственно.

В принципе, входные и выходные сигналы исправного ОЗУ при контроле связывает однозначная комбинационная функция ° Использование элемента постоянной памяти позволяет сформировать эталонные сигналы независимо от таблицы истинности, реализуемой блоком

1 памяти (прямой или инверсный выход, состояние выхода при операции "Запись" и т.п.), поскольку ПЗУ можно запрограммировать с ее учетом.

Вместе с тем, для обнаружения неисправностей блока I памяти, связанных с неверным функционированием

БИС ОЗУ, составляющих блок 1 памяти при отсутствии сигнала Разрешение выборки", достаточно производить контроль выходных реакций блока памяти лишь при активном уровне сигнала РВ (PB = 1).

При этом неизбежно выявятся неисправности, связанные с некорректив- ным функционированием хотя бы одной из БИС ОЗУ при отсутствии ее индиви- дуального сигнала "Разрешение выборки". Например, неисправность БИС ОЗУ, обусловленная записью в нее информации при отсутствии ее индивидуального сигнала "Разрешение выборки", приводит к искажению информации в какойлибо из ее ячеек при записи в параллельную БИС ОЗУ, что обязательно обнаружено при считывании информации из этой ячейки, исходя из реализуемого алгоритма теста "Mapm . При неисправности БИС ОЗУ, определяющейся наличием какой-либо информации на ее выходе при отсутствии ее индивидуального сигнала "Разрешение выборки", она также регистрируется, так как это приводит к искажению выходных реакций параллельной БИС ОЗУ, выбранной в данный момент.

1О

Так как контроль выходных реакций устройства производится лишь при наличии сигнала Разрешение выборки то характер информации на выходах блока 5 постоянной памяти при отсутствии сигнала Разрешение выборки значения не имеет. Поэтому блок 5 постоянной памяти формирует эталонные реакции лишь на основе сигнала

ЗП/СЧ и второй группы выходов счетчика 6. Счетчик 6 используется в двух режимах. В режиме асинхронной установки по входам данных (режим

"Работа" ) счетчик 6 — буфер магистральных сигналов системы и блока 1 памяти. Если последний построен на

БИС ОЗУ с малыми входными токами, счетчик 6 заменяет буферные усилите-. ли. При необходимости сигналы со счетчика 6 подаются на блок 1 памяти через усилители.

В режиме счета (режим Контроль ) счетчик 6 — генератор тестовых воздействий для блока 1 памяти. Первый вход счетчика 6 является входом (8)

РВ устройства. Второй вход соединен с шиной нулевого потенциала. Третий вход счетчика 6 является входом (9)

Чтение/Запись| устройства, а первая группа входов (3 †.. ° n+2-ro разрядов) счетчика 6 — адресными входами (10) устройства, вторая группа входов (и+З-ro...n + m + 2-го разрядов) счетчика 6 — входами (11) данных устройства. Синхровход счетчика 6 соединен с выходом генератора 12. Управляющий вход (" Счет/Установка ) счетчика 6 соединен с первым входом генератора 12 и является входом (13)

Контроль/Работа" устройства. Вход сброса счетчика 6 соединен S-входом установки первого триггера 14 и выходом блока 15 сброса. Выход старшего разряда счетчика соединен с синхровходом первого триггера 14. D-вход второго триггера 7 соединен с выходом блока 3 сравнения.

Одновибратор 17 своим входом соединен с выходом сумматора 4 по модулю два, а выходом — с третьим входом генератора 12 и синхровходом второго триггера 7. Одновибратор 17 осуществляет торможение генератора 12 на время, необходимое для выборки блока памяти. Это сделано потому, что частота генератора 12 намеренно выбрана повышенной, при которой длительность такта переключения генера5 l3 тора 12 определяется только временем полного переключения разрядов счетчика 6, при этом время между ближайшими сигналами Разрешение выборки сводится к минимуму. Подача сигнала с выхода одновибратора 17 на синхровход второго триггера 7 обеспечивает регистрацию выходных реакций блока. памяти только в такте появления активного уровня сигнала "Разрешение вь!борки . (В остальных тактах регистрация выходных реакций устройства не производится). Выход второго триггера 7 соединен с входом элемента 16 индикации и вторым входом генератора

12, что обеспечивает в случае регистрации неисправности останов генератора 12 и формирование индикации. Квход второго триггера 7 соединен с. выходом первого триггера 14.

Генератор 12 формирует синхроимпульсы для счетчика 6 при самоконтроле. Первый триггер 14 служит для блокировки работы второго триггера 7, при первом выполнении теста. Это связано с тем, что при подаче питания оперативная память ориентируется произвольно и, независимо от начальной установки счетчика б, может иметь на выходе неверную реакцию. После первогп выполнения теста все ячейки памяти устанавливаются в однозначное состояние. Вход данных триггера 14 соединен с общей шиной устройства, а его синхровход . — с выходом последнего . разряда б. Блок 15 сброса (например, КС-цепь) обеспечивает сигналы начальной установки для счетчика б и триггера 4 при подаче питания. Элемент

l6 индикации (например, светодиод) служит для визуального отображения результатов самоконтроля. Следует отметить, что при необходимости согласования активных уровней на линиях

РВ и ЧТ/ЗП могут дополнительно использоваться инверторы (возможно уп-" равляемые).

Устройство работает следующим образом.

При подаче питания импульс с блока 15 сброса устанавливает счетчик 6 в нуль и первый триггер 14 в единицу.

Последнее вызывает сброс второго триггера 7 и формирование индикации

"Исправно". Дальнейшая работа определяется сигналом на входе 13 "Контроль/Работа". В режиме "Работа" логическая 1" на входе 13 блокирует ге25571 6

55 нератор 12 и определяет работу счетчика 6 в режиме асинхронной установки по входам данных. Таким образом, сигналы РВ, ЧТ/ЗП, адреса и данные поступают с входов счетчика 6 на соответствующие его входы, что обеспечивает работу блока 1 памяти в обычном режиме. (Поскольку на входы сумматора 4 по модулю два поступают сигналы РВ и логический "0", то его выход повторяет сигнал РВ). Так как генератор 12 заблокирован, то состояние триггера 7 и индикации остается неизменным. В режиме Контроль логический "0" на входе 13 разрешает работу генератора и определяет работу счетчика 6 в режиме непрерывного пересчета (генератор 12 работает в автоколебательном режиме). При этом состояние счетчика б изменяется независимо от сигналов на его входах данных. Поскольку стимуляция адресных входов блока 1 памяти осуществляется разрядами счетчика 6, начиная с З-ro, то длительность обращения к каждому адресу составляет 8 тактов синхросигнала генератора 12 (состояние счетчика изменяется по переднему фронту асинхроимпульса). В течение первых четырех тактов осуществляется операция Чтение, а в течение вторых—

"Запись". Внутрь каждой четырехтактной операции вложен двухтактный сигнал РВ (обеспечивается сумматором 4 по модулю два), который принимает активный уровень при неизменных остальных сигналах,. поданных на блок памяти (тем самым достигается корректная временная диаграмма). При появлении активного уровня сигнала

РВ одновибратор 17 вырабатывает импульс, в течение которого осуществляется блокировка генератора 12, а следовательно, и счетчика 6, т.е. происходит увсличепие длительности данного такта генератора 12 — второго из четырех, отведенных на выполнение операций "Чтение 1 или Запись на время импульса одновибратора 17, которое выбирается не менее времени выборки оперативной памяти. Увеличение длительности остальных трех тактов генератора 12 при отработке четырехтактных операций Запись" ипи

"Чтение" не происходит.

Проход адресного пространства осуществляется при неизменных входных данных, после чего они изменяют7 132 ся и начинается первый проход и т.д.

Подобная последовательность операций характерна для теста Марш" при полном переборе входных данных. Поскольку при подаче питания ячейки блока памяти ориентируются произвольно, то за время первого выполнения теста контроль выходных реакций не производится (триггер 14 сохраняет состояние 1, удерживая активный уровень сигнала на входе сброса триггера 7).

Завершение цикла тестирования вызывает возврат всех разрядов счетчика

6 в состояние "0". При этом задний фронт его (n + m + 2)-ro разряда переводит триггер 14 в состояние "О", разрешая работу триггера 7 по синхровходу, На синхровход триггера 7 поступают импульсы с одновибратора 17, по заднему фронту которых осущест1 вляется регистрация сигнала с выхода блока 3 сравнения. Сигнал сравнения равен нулю при совпадении данных на первых входах блока 3 сравнения (реакция блока 1 памяти) с данными на вторых его входах (эталонная реакция) и равен единице при их несовпадении.

Эталонная реакция формируется блоком 5 постоянной памяти на основе сигналов ЧТ/ЗП и D, D поданных на блок 1 памяти. При исправном блоке 1 памяти на вход триггера 7 при считывании и записи поступают нули и его состояние, а следовательно, и индикация "Исправен" не изменяются.

При обнаружении хотя бы одного расхождения при записи или считывании тт тт триггер 7 переходит в состояние 1

При этом формируется индикация "Неисправен" и блокируется генератор 1 2, т . е . происходит останов теста по тому адре су блока 1 памяти, где обнаружена неисправность °

Формула из обретения

Оперативное запоминающее устройство с самоконтролем, содержащее блок

50 оперативной памяти, выходы которого . являются информационными выходами устройства и соединены с входами первой группы блока сравнения, входы второй группы которого подключены к выходам блока постоянной памяти, а выход соединен с D-входом второго триггера, выход которого является выходом индикации ошибки устройства и подключен к первому входу генератора, второй вход которого является входом задания режима устройства и соединен с входом режима счетчика, установочный вход которого является одноименным входом устройства и под-. ключен к S-входу первого триггера, выход и D-вход которого соединены соответственно с R-входом второго триггера и входом логического нуля устройства, синхровход первого триггера подключен к выходу старшего разряда счетчика, первый и второй выходы которого соединены с входами сумматора по модулю два, выход которого подключен к входу выборки блока оперативной памяти, вход записи которого соединен с третьим выходом счетчика, выходы первой и второй групп которого соединены соответственно с адресными и информационными входами блока оперативной памяти, третий выход и выходы второй группы счетчика подключены к адресным входам блока постоянной памяти, первый и третий входы счетчика являются соответственно входами выборки и записи устройства, входы первой и второй групп счетчика являются адресными и информационными входами устройства, второй вход счетчика соединен с входом логического нуля устройства, синхровход счетчика подключен к выходу генератора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства в режиме самоконтроля, в него введен одновибратор, вход которого подключен к выходу сумматора по модулю два, а выход соединен с синхровходом второго триггера и с третьим входом генератора.

1325571

Составитель О.Исаев

Техред A.Êpàâ÷óê

Редактор Н.Лазаренко

Корректор А.Зимокосов

Заказ 311б/49

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4