D-триггер

 

Изобретение относится к вычислительной технике и может быть использовано в интегральных логических микросхемах цифровых ЭВМ..Целью изобретения является повышение быстродействия и уменьшенне потребляемой мощности . В предложенном D-триггере сокращаются аппаратурные затраты, повыщается быстродействие за счет сокращения задержки переключения триггера и повышения максимальной рабочей частоты триггера, которая определяется только вторым транзистором. 1 нл. г Ь

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 ()9) (И) (51) 4 С 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕ);)ИЙ И ОТКРЫТ)Ф

К А ВТОРСКОМЪ СВИДЕТЕЛЬСТВУ (21) 3931201/24-24 (22) 12.07.85 (46) 23.08.87. Бюл. Ф 31 (72) А.П.Панфилов, H.И.Савотин и И.И.Шагурин . (53) 681.327.6 (088.8) (56) Иванов )О.П., )))агурин И.И. Триггеры и последовательностные узлы БИС на бистабипьных ячейках с управлением по выходам. — Автоматика и вычис. — лительная техника, 1982 В I, с. 53.

Авторское свидетельство СССР

I ))74987, кл. С ll С II/40, )984. (54) D-ТРИГГЕР (57) Изобретение относится к вычислительной технике и может быть использовано в интегральных логических микросхемах цифровых ЭВМ..Целью изобретения является повышение быстродействия и уменьшение потребляемой мощ ности. В предложенном ))-триггере сокращаются аппаратурные затраты, повышается быстродействие за счет сокращения задержки переключения триггера и повышения максимальной рабочей частоты триггера, которая определяется только вторым транзистором. 1 ил.

32380 2

Изобретение относится к вычислительной технике и предназначено для использования в интегральных логических микросхемах цифровых ЭВМ.

Цель изобретения - снижение по-. требляемой мощности и повьш ение быстродействия триггера.

На чертеже изображена принципиальная схема D-триггера.

D-триггер содержит три транзистора 1-3, два из которых 2 и 3 образуют бистабкпьную ячейку, диод Ноттки 4 и три резистора 5-7, база первого транзистора 1 через токоограничительный первый резистор 5, а коллекторы второго 2 и третьего 3 транзисторов бистабильной ячейки через нагрузочные (второй и третий) резисторы 6 и 7 соответственно соединены с шиной питания, эмиттер транзистора 1 является

D-входом 8 D-триггера, коллектор транзистора 1 соединен с базой третьего транзистора 3 бистабильной ячейки, коллектор которого является инверсным выходом 9 D-триггера, эмиттер транзистора 2 бистабкпьной ячейки является тактовым входом 10 Dтриггера, анод входного диода 4 Шоттки соединен с базой транзистора 1, а катод — с тактовым входом 10 Dтриггера .база транзистора 3 бистабильной ячейки соединена с инверсным выходом 9 D-триггера, а эмиттер транзистора 3 бистабильной ячейки соединен с общей шиной.

D-триггер работает следующим образом, Предположим, что на тактовый вход 1О подано напряжение логической единицы U" тогда диод 4 Шаттки закрыт при любом значении потенциала на входе 8 триггера и ток через него не протекает. Если на входе 8 триггера установлен потенциал логической еди ницы U то транзистор 1 находится в инверсном режиме и его ток коллектора втекает в базу транзистора 3 и является достаточным для насыщения транзистора 3, потенциал на коллекторе которого, т.е. на выходе 9 триггера, равен остаточному напряжению U

Потенциал логической единицы с входа тактового сигнала поступает также и иа эмиттер транзистора 2, поэтому транзистор 2 выключен и его ток коллектора равен нулю.

Если на вход 8 триггера подается потенциал логического нуля U, транс

55 зистор 1 насьпцается и на его коллекторе устанавливается потенциал U +

+ U где 0 — падение напряжения кп э кн между коллектором и эмиттером насыщенного транзистора. Этот потенциал недостаточен для удержания транзистора 3 во включенном состоянии, поэтому он выключается и потенциал на его коллекторе увеличивается до уровня логической единицы U, однако транзистор 2 по-прежнему закрыт и его ток коллектора равен нулю.

Таким образом, при удержании потенциала логической единицы на тактовом входе 10 на выходе 9 триггера появляется потенциал логической инверсии входного сигнала.

Пусть на тактовый вход 10 подано о напряжение U диод Шоттки открывается и потенциал базы транзистора 1 уменьшается до величины U + Бщб,где о

Uù, — напряжение на открытом диоде

Ноттки. Тогда независимо от величины входного сигнала на эмиттере транзистора 1 на базе этого транзистора сохраняется низкий потенциал U + Уц, недостаточный для отпирания транзистора 1, поэтому коллекторный ток транзистора 1 равен нулю. Потенциал эмиттера транзистора 2 равен U поэтому если потенциал на выходе триггера равен U, то в базу транзистора 2 втекает ток резистора 7, достаточный для насьпцения транзистора 2. На базе транзистора 3 устанавливается потенциал о

+ U недостаточный для отпирания транзистора 3, поэтому на выходе триггера сохраняется высокий потенциал

= U + U9,. Если же на выходе триго гера было напряжение логического нуD ля U то транзистор 2 остается закрытым, так как напряжение между его базой и эмиттером близко к нулю, а ток резистора 6 втекает в.базу транзистора 3 и достаточен для удержания его в насыщенном состоянии. При этом на выходе 9 триггера сохраняется потено. циал логического нуля U . Следовательно, при удержании потенциала лоо гического нуля U на тактовом входе 1О триггер сохраняет записанную ранее информацию.

Таким образом, устройство, схема которого изображена на чертеже, функционирует как D-триггер, тактируемый. уровнем логической единицы.

D-триггер работает при низких напряжениях источника питания вплоть до

Составитель Л.Амусьева

Техред Л.Сердюкова Корректор С. Черни

Редактор С.Пекарь

Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5

Заказ 3839/48

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 з 13323 величины Б, + 11,, где U, — падение напряжения на открытом эмиттерном переходе, следовательно, достигается уменьшение потребляемой мощности.

Предлагаемый D-триггер имеет высо5 кое быстродействие, что достигается благодаря уменьшению логического перепада. Порог переключения и выходной уровень логической единицы D-триггера снижены, поэтому задержки переключения триггера на положительных и отрицательных фронтах входного или тактового сигналов уменьшаются. В D-триггере можно использовать как обычные транзисторы и-р-и типа, так и транзисторы и-р-и типа с диодами Шоттки.

В последнем случае достигается наибольшее быстродействие схемы благодаря исключению насыщения транзисторов.

Формула изобретения

D-триггер, содержащий три транзистора, три резистора и диод Шоттки, 80 4 анод которого соединен с базой первого транзистора, а катод соединен с эмиттером второго транзистора и является С-входом D-триггера, эмиттер первого транзистора является D-входом

D-триггера, база первого транзистора через первый резистор, а коллекторы второго и третьего транзисторов через второй и третий резисторы соответственно подключены к шине питания триггера, коллекторы первого и второго транзисторов соединены с базой третьего транзистора, эмиттер которого подключен к шине нулевого потенциала

D-триггера, отличающийся тем, что, с целью повышения быстродействия и уменьшения потребляемой мощности D-триггера, база второго транзистора соединена с коллек тором третьего транзистора и яв— ляется инверсным . выходом 11 — триггера. !