Ячейка памяти

 

Изобретение относится к вычислительной технике и может быть использовано для создания интегральных схем статических запоминающих устройств с произвольной выборкой на МДП-транзисторах, Целью изобретения является увеличение быстродействия ячейки памяти. Поставленная цель достигается тем, что в ячейку памяти введены компенсирующий резистор , первый и второй выводы которого подсоединены соответственно к шине питания и к затвору первого ключевого транзистора,фиксирующий резистор, первый и второй выводы которого подсоединены соответственно к общей шине и к стоку второго ключевого . транзистора, затвор которого соединяется с шиной записи. 1 ил. С/) С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИН (19) (11) (504 С 11 С

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3451586/74-24 (22) 08.06.82 (46) 30.07.87. Бюл. №- 28 (72) А.Я. Сирота, Ю.В. Прокофьев и П.Н. 3у6 (53) 681.327.66(088,8) (56) Патент США № 4030083, кл. С 11 С 11/40, опублик. 1981.

Авторское свидетельство СССР

¹ 769628, кл. G 11 С 11/40, 1978. (54) ЯЧЕЙКА ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для создания интегральных схем статических запоминающих устройств с произвольной выборкой на МДП-транзисторах. Целью изобретения является увеличение быстродействия ячейки памяти. Поставленная цель достигается тем, что в ячейку памяти введены компенсирующий резистор, первый и второй выводы которого подсоединены соответственно к шине питания и к затвору первого ключевого транзистора, фиксирующий резистор, первый и второй выводы которого подсоединены соответственно к общей шине и к стоку второго ключевого транзистора, затвор которого соединяется с шиной записи. 1 ил.

1327187

Изобретение относится к вычислительной технике и может быть использовано для создания интегральных схем статических оперативных запоми5 нающих устройств с произвольной выборкой, построенньгх на МДП-приборах.

Целью изобретения является увеличение быстродействия ячейки памяти. 1р.

На чертеже показана электрическая схема ячейки памяти.

Ячейка памяти содержит первый ключевой транзистор 1, второй ключевой транзистор 2, адресный транзистор 3, 15 компенсирующий резистор 4, фиксирующий резистор 5, шину 6 питания, общую шину 7, адресную шину 8, разрядную шику 9 и шину 10 записи, промежуточный узел 11 и запоминающий узел 20 узел 12.

Ячейка памяти работает следующим образом. !

Для записи информации в ячейку на шины 8 и 10 подается отпирающее 25 напряжение. Адресный транзистор 3 и транзистор 2 открываются и напряжения в промежуточном узле 11 и в запоминающем узле 12 устанавливаются в соответствии с напряжением на ин- 3р формационной шине 9 — логический "0" или логическая " 1". После окончания записи ячейка переводится в режим хранения. Для этого на шину 10 подается низкий уровень напряжения, а на шину 8 подается запирающее напряжение и адресный транзистор 3 закрывается.

Уровень напряжения на шине 10 в режиме хранения должен превышать 40 сумму максимального уровня напряжения логического "0" в узле 11 и порогового напряжения транзистора 2, но бьггь меньше суммы минимального уровня напряжения логической 1 в 45 узле 11 и порогового напряжения транзистора 2, т.е. низкий уровень напряжения на шине 10 должен быть таким, чтобы транзистор 2 был закрытым при хранении в ячейке напряжения логической " 1" и был открытым при хранении логического 0 . Хранение напряжения логической 1 в узле

12 обеспечивается компенсирующим резистором 4, через который происходит подразряд от источника питания для компенсации токов утечки. Транзистор 1 при этом открыт, Узел 11 подключен через него к источнику питания, что обеспечивает в этом узле напряжение логической "1". При хранении напряжения логического Он в ячейке транзистор 2 открыт, его сопротивление значительно меньше, чем сопротивление резисторов 4 и 5, поэтому уровни напряжения в узлах

11 и 1I2 определяются соотношением сопротивлений этих резисторов.

Перед считыванием информации из запоминающей ячейки на информационной шине устанавливается напряжение логического "0". При считывании на адресную шину подается отпирающее напряжение. Если в ячейке хранится напряжение логической " 1", то информационная шина заряжается до напряжения логической " 1" через открытый транзистор 1 и адресный транзистор

3. Если в ячейке хранится логический

"0", то транзистор 1 закрыт и информационная шика остается под напряжением логического 0".

Таким образом, благодаря введению двух резисторов, один иэ которых обеспечивает компенсацию токов утечки при хранении в ячейке напряжения логической " 1", а второй фиксирует напряжение запоминающих узлов при хранении напряжения логического 0, отпадает необхоцимость в регенерации информации в ячейке, что приводит к увеличению ее быстродействия. формула изобретения

Ячейка памяти, содержащая адресный транзистор, затвор и сток которого являются соответственно адресным и информационным входами ячейки памяти, первый ключевой транзистор, сток и исток которого соединены соответственно с шиной питания ячейки памяти и истоком адресного транзистора, второй ключевой транзистор, сток и исток которого соединены соответственно с истоком и затвором первого ключевого транзистора, о т л ич а ю щ а я с я тем, что, с целью увеличения быстродействия ячейки памяти, в нее введены компенсирующий резистор, первый и второй выводы которого подсоединены соответственно к шине питания ячейки памяти и к затвору первого ключевого транзистора, фиксирующий резистор, первый и второй выводы которого подсоединены соответственно к шине нулевого потенз 1327187

4 циала ячейки памяти и к стоку второ- торого является входом записи ячейки го ключевого транзистора, затвор ко- памяти.

Составитель Б.Венков

Техред Л.Олейник

Корректор А.Зимокосов

Редактор M.Áàíäóðà

Заказ 3403/50 Тираж 589

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4