Способ изготовления элемента памяти

 

Изобретение относится к вычислительной технике и может быть использовано при изготовлении интегральных схем запоминающих устройств. Целью изобретения является упрощение технологии изготовления элемента памяти . Поставленная цель достигается тем, что после размещения первой и второй областей изолирующего слоя-полупроводниковую подложку легируют последовательно примесью второго и первого типов проводимости и проводят термообработку до смыкания примеси второго типа проводимости под первой областью изолирующего слоя. 1 ил. I (Л САд Ю сд ел О5

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУЬЛИН (50 4 С ll С 11/40

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ „",, д, H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2 l ) 2530627/24"24 (22) 06.10.77 (46) 23.07.87. Бюл. № 27 (72) Б.А.Безбородников, В.Я.Контарев, В.В.Пастон, Г.И.Фурсин и Ю,И.Щетинин (53) 681,327.66(088.8) (56) Патент CDJA ¹ 3436282, кл. 148-187, опублик. 1969.

ISSCC Digest of Technical Papers, 1976, р. 182.,;,SU„„1325563 А1 (54) СПОСОБ ИЗГОТОВЛЕНИЯ ЭЛЕИЕНТА

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при изготовлении интегральньгх схем запоминающих устройств. Це- лью изобретения является упрощение технологии изготовления элемента памяти. Поставленная цель достигается тем, что после размещения первой и второй областей изолирующего слоя полупроводниковую подложку легируют последовательно примесью второго и первого типов проводимости и проводят термообработку до смыкания примеси второго типа проводимости под первой областью изолирующего слоя. 1 ил.

1325563

Ç5

Изобретение относится к производству интегральных схем и может быть использовано в дешевых запоминающих устройствах с информационной емкостью 4 К.

Целью изобретения является упрощение технологии изготовления элемента памяти.

На чертеже представлена последова- 0 тельность основных технологических операций, иллюстрирующая предлагаемый способ изготовления элемента памяти динамического запоминающего устройства. 15

Ячейка памяти содержит три вывода.

Два из них 1 и 2 выполнены металлическими, соединены с крайними областями четырехслойной структуры. Роль третьего вывода выполняет диффузионная область 3 п-типа, изготовленная в монокристаллической подложке 4 р = типа. Составной р-и-р-транзистор имеет высокий коэффициент усиления ot, что достигается использованием само-- 25 совмещенного эмиттера 5 р+-типа, расположенного в касающейся разрядной шине 3 вертикальной и-области 6.Крайняя и+-область 7, являющаяся эмиттером п-р-п-транзистора, расположена в З0 его р-базе 8. Сверху схема защищена слоем 9 диэлектрика. Боковая диэлектрическая изоляция осушествлена с по" мощью вертикальных областей 10 из

8102.

Способ изготовления матрицы нако пителя включает операции изготовле" иия в исходной монокристаллической подложке 4 р -типа вертикальных областей 10 из диэлектрика для боковой изоляции компонентов и и-разрядных областей 3, двух диффузий n"". и р+типа с применением одного фотошаблона для изготовления самосовмещенного эмиттера р-п-р-транзистора, образованного вертикальными областями р типа 5 и и-типа 6. Способ включает также операции диффузии р-типа и диффузии и -типа для формирования соот+

50 ветственно базы 8 и эмиттера 7 п-р-Q транзистора, вскрытия окон под контакты и формирования металлизации.

После изготовления в исходной монокристаллической р--подложке 4 вер55 тикальных областей 10 из диэлектрика (операция м) изготавливают разрядную и-область 3 легированием поверхности подложки примесью второго типа проводимости без применения фотошаблона.

Ширину области 10-1 диэлектрика выбирают меньшей ширины области 10-2 диэлектрика. Термообработку проводят так, чтобы и-область 3 сомкнулась под областью 10-1 изолирующего слоя и не сомкнулась под областью .10-2 изолирующего слоя, Базу 8 и-р-итранзисторов изготавливают с помощью легирования примеси первого типа проводимости, причем легирование проводят по всей поверхности подложки без применения фотошаблона (операция b).

После этого с помощью двух последовательных легирований примесей первого и второго типа проводимости соответственно изготавливают самосовмещенный эмиттер токозадающего транзистора, образованный р+-областью 5 и и-областью 6 ° Глубина первой диффузии и-типа выбирается такой, чтобы упомянутая п-область 6 сомкнулась с горизонтальной п-разрядной областью столбцов 3 (операция з), Формирование сильнолегированных

n+-областей под эмиттер и-р-п-транзистора и вывод от разрядной и-области 3 осуществляют с помощью локальной диффузии и -типа. При этом выполняют эмиттер 7 и-р-п-транзистора и и+-область 11, перекрывающую сверху вертикальную и-область 6. Затем вскрывают окна под контакты и формируют металлизацию, в частности вывод 12 от разрядной шины 3 столбцов и словарные шины 1 и 2 строк матрицы накопителя (операция ъ). . Предлагаемый способ изготовления позволяет упростить технологию изготовления элемента памяти благодаря сокращению числа используемых фотошаблонов с семи до пяти.

Упрощению технологии изготовления способствует и использование более дешевых монокристаллических подложек без использования эпитаксиальных слоев.

Формула изобретения

Способ изготовления элемента памяти, заключающийся в размещении первой и второй вертикальных областей изолирующего слоя в приповерхностной области полупроводниковой подложки

В первого типа проводимости, нанесении первого маскирующего слоя с отверс3 1325563 4 тиями на поверхности полупроводнико- упрощения технологии изготовления зпевай подложки, последовательном леги- мента памяти, после размещения первой ровании примесей второго и первого и второй областей изолирующего слоя, типа проводимости, нанесении второго полупроводниковую подложку последомаскирующего слоя с отверстиями, ле- 5 вательно легируют примесью второго гировании примеси второго типа прово- типа проводимости и примесью первого димости и последовательном нанесении типа проводимости и проводят термообдиэлектрического слоя с отверстиями работку до смыкания примеси второго и шин проводящего слоя, о т л и— типа проводимости под первой вертич а ю шийся тем, что, с целью f0 кальной областью изолирующего слоя.

5-1 Я Щ 101 87 12ff

Составитель Б.Венков

ТехредА.Кравчук Корректор Л.Пилипенко

Редактор Н,Лазаренко

Заказ 3116/49 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4