Оперативное запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использоваио при создании оперативных запоминающих устройств в интегральном исполнении. Целью изобретения является повышение надежности устройства . Устройство содержит накопитель , регистр адреса, бЛ оки выборки строки и столбца, блок коррекции, генератор кода, первый и второй мультиплексоры , первый и второй блоки управляеьих инверторов, регистр ввода - вывода и блок генерации теста. В устройстве осуществляется тестовая проверка встроенных схем обнаружения и коррекции ошибок многоразрядных БИС запоминакщих устройств путем последовательной имитации одиночных ошибок для каждой кодовой комбинации информационных разрядов. 2 ил. г (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (И) (51) 4 G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4045855/24-24 (22) 31,03.86 (46) 23. 08. 87.Бюл . У 31 (71) Московский инженерно-физичес-. кий институт (72) А.С.Березин, В,В.Маринчук, Е.М,Онищенко и С,В,Сушко (53) 681.327 6 (088.8) (56) Алексеенко А,Г,, Шагурин И.И.

Микросхемотехника. — М,: Радио и связь, 1982, с, 247, Патент США 1) 4335459, кл, 371--38, опублик, 1983. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙ.СТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении. Целью изобретения является повышение надежности устройства. Устройство содержит накопитель регистр адреса, блоки выборки строки и столбца, блок коррекции, генератор кода, первый и второй мультиплексоры, первый и второй блоки управляемых инверторов, регистр ввода — вывода и блок генерации теста.

В устройстве осуществляется тестовая проверка встроенных схем обнарукения и коррекции ошибок многоразрядных

БИС запоминающих устройств путем последовательной имитации одиночных ошибок для каждой кодовой комбинации информационных разрядов. 2 ил, 1332386

Изобретение относится к вычислительной технике и может быть использовано при создании оперативных saпоминающих устройств в интегральном

5 исполнении, Целью изобретения является повышение надежности устройства.

На фиг.1 приведена схема оперативного запоминающего устройства с само- Ið контролем; на фиг.2 — схема блока генерации теста, Устройство (фиг.1) содержит регистр 1 адреса, блоки 2 и 3 выборки строки и столбцов, накопитель 4, блок !5

5 усилителей, первый 6.и второй 7 блоки управляемых инверторов, генератор 8 кода, блок 9 коррекции, первый

10 и второй 11 мультиплексоры, регистр 12 ввода-вывода, блок 13 генерации теста, внешние входы 14 и 15 адреса строки и столбцов, информационные входы-выходы 16, вход 17 управления запись-считывание, выход 18 отбраковки устройства, 25

Блок генерации теста (фиг.2) для микросхем памяти с корректирующим кодом Хеминга (12,8) содержит генератор 19 тактовых импульсов, триггер

20, элемент ИЛИ 21, 13-разрядный 30 кольцевой регистр 22, триггер 23, элемент ИЛИ 24, элемент И 25, схему

26 сравнения и счетчик 27, Устройство работает следующим образом, 35

При подключении питания к устройству генератор 19 тактовых импульсов, Т-триггеры 20 и 23 и счетчик 27 устанавливаются в исходное состояние 40 (состояние t1011 для всех выходов перечисленных схем) . В начальное состояние устанавливается также и кольцевой регистр 22, причем в его первый разряд записывается "!"r а во все 45 остальные разряды — "О", Цепи начальной установки не показаны, Устройство работает в режиме постоянной выборки и сигнал уровня "0" на управляющем входе регистра 1 адреса постоянно удерживает его в выбранном состоянии (например, 00...0, что означает обращение при самотестировании только к элементам памяти с адресом 00...0). Сигнал уровня "0" на управляющих входах мультиплексоров 10 и 11 обеспечивает пропуск на блок 5 усилителей и генератор кода

Хемминга сигналов с вьгходов блока 13, 2

Блок 13 организует чередующиеся циклы работы устройства в режимах записи и считывания с последовательным формированием в циклах записи ошибок в информационных и контрольных разрядах для всех вариантов входных 8-разрядных слов, При этом режим работы устройства задает сипнал с выхода делителя частоты, построенного на триггере 20 и переключаемого по заднему фронту импульса генератора 19.

Формирование однократной ошибки ,в слове, заггнсываемом в накопитель 4, выполняет инверторы 6 и 7 под управление. сигнала уровня "1" с выхода соответствующего разряда регистра 22, Исправление ошибки при считывании этого слова иэ накопителя 4 осуществпяет блок 9 коррекции.

Факт исправления ошибки устанавливает схема 26 сравнения, причем сравнение разрешено только в режиме считывания во время действия импульса генератора 17 (это обеспечивает достоверность считанных данных). Смена ошибочного бита происходит при сдвиге "1" в регистре 1 8 по заднему фронту импульса -на выходе триггера

20, а переход к новому информационному слову (смена состояний счетчика 23) происходит по заднему фронту импульса положительной полярности на выходе 13-го разряда регистра 22, При обнаружении факта неисправления ошибки схема 26 сравнения формирует сигнал уровня "1 который переключает триггер 23, Это приводит к формированию сигнала уровня "1" на выходе 18 и к сбросу и блокировке в состоянии "0". генератора 19, Блокировка генератора происходит также после полного перебора возможных информационных слов, т.е. при появлении "1" в старшем 9-м разряде счетчика. При этом устройство переходит в режим внешних обращений, причем дополнительная задержка, вносимая блоками тестирования, равна задержке в мультиплексорах 10 и 11.

Формула изобретения

Оперативное запоминающее устройство с самоконтролем, содержащее накопитель, адресные входы которого соединены с выходами блока выборки строки, а информационные входы-выхо3 !3 ды накопителя подключены к выходамвходам блока усилителей, адресные входы которого соединены с выходами блока выборки столбца, а выходы подключены к входам блока коррекции, выходы которого соединены с информационными входами регистра вводавывода, информационные входы-выходы которого являются одноименными входами-выходами устройства, генератор кода, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены первый и второй блоки управляемых инверторов, первый и второй мультиплексоры, регистр адреса и блок генерации теста, причем соответствующие выходы регистра адреса соединены с входами блока выборки строки и столбца, а входы являются адресными входами устройства, информационные входы и выходы блока генерации теста подключены соответственно к выходам блока коррекции и к информационным входам первой группы второго мультиплексора, выходы которого соединены с информационными входами первого блока управ32386 ляемых инверторов и генератора кода, выходы которого подключены к информационным входам второго блока управляемых инверторов, управляющие вхо 5 ды и выходы первого и второго блоков управляемых инверторов соединены соответственно с одноименными выходами блока генерации теста и с информационными. входами блока усилителей, первый информационный вход первого мультиплексора подключен к выходу сигнала записи-считывания блока генерации теста, выход задания режима которого соединен с управляющими входами- регистра адреса, первого и вто.рого мультиплексоров, выход первого мультиплексора подключен к управляющему входу блока усилителей, а второй информационный вход является sxoдом записи-считывания устройства и соединен с управляющим входом регистра ввода-вывода, выходы которого под" ключены к информационным входам вто25 рой группы второго мультиплексора, выход отбраковки блока генерации теста является одноименным выходом устройства.

l332386

th %(,ф

f8 риу 2 9

И

Составитель О.Исаев

Редактор Л.Гратилло Техред Л. Сердюкова Корректор С.Черни

Заказ 3839/48 Тираж 589 Подписное

ВНИИПИ Государственного комитете СССР по делам изобретений и открытий

1)3035, Москва, Ж-35, Рауп ская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4