Матричный накопитель

 

Изобретение относится к электротехнике и вычислительной технике и предназначено для использования в биполярных запоминающих устройствах. Цель изобретения - повьшение надежности и быстродействия. Матричный элемент содержит четыре транзистора 2-5, пять резисторов 6-10, адресные шины 11, 12, разрядные шины 13, 14. Быстродействие устройства достигается за счет достижения более благоприятного режима перезаряда емкостей узлов эмиттеров транзисторов 4 и 5, препятствуюш;их переключению элементов памяти. Падение потенциала в одном узле происходит при включении дополнительного тока записи, направление которого совпадает с направлением тока разряда емкости, а повышение потенциала в другом узле происходит при отключении тока считывания, направление которого противоположно ТОКУ заряда емкости. Повышение надежности обеспечивается стабилизируюрезистором 8, препятствуюш 1м отклонению тока хранения из элементов памяти, причиной которого может быть импульсное возрастание базового тока транзисторов 4,5 выборки, в эмиттер которых подается ток считывания. 1 ил. (С (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (51)4 G С 1 40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4056042/24-24 (22) 18.04 ° 86 (46) 07.10.87, Бюл. )I - 37 (72) С.М, Игнатьев (53) 681.327.66(088.8) (56) Заявка Японии Р 55-15800, кл. G 11 С 11/40, опублик. 1980.

Авторское свидетельство СССР

У 13 12645, кл. G 11 С 11/40,, 1986. (54) МАТРИЧНЫЙ НАКОПИТЕЛЬ (57) Изобретение относится к электротехнике и вычислительной технике и предназначено для использования в биполярных запоминающих устройствах.

Цель изобретения — повышение надежности и быстродействия. Матричный элемент содержит четыре транзистора

2-5, пять резисторов 6-10, адресные шины 11, 12, разрядные шины 13, 14.

Быстродействие устройства достигаети ся за счет достижения более благоприятного режима перезаряда емкостей узлов эмиттеров транзисторов 4 и

5, препятствующих переключению элементов памяти. Падение потенциала в одном узле происходит при включении дополнительного тока записи, направление которого совпадает с направлением тока разряда емкости, а повышение потенциала в другом узле происходит при отключении тока считывания, направление которого противоположно току заряда емкости. Повышение надежности обеспечивается стабилизирующим резистором 8, препятствующим отклонению тока хранения из элементов памяти, причиной которого может быть импульсное возрастание базового тока транзисторов 4,5 выборки, в эмиттер которых подается ток считывания.

1 ил.

1343443

Изобретение относится к полупроводниковым запоминающим устройствам на биполярных транзисторах.

Целью изобретения является повышение надежности и быстродействия матричного накопителя.

На чертеже изображена принципиальная электрическая схема матрично-го накопителя, Матричный накопитель 1 содержит ключевые транзисторы 2 и 3, транзисторы 4 и 5 выборки, резисторы 6 и 7 триггера, стабилизирующий резистор 8, резисторы 9.и 10 смещения, адресные шины 11 и 12, разрядные шины 13 и 14.

В режиме хранения состояния матричного накопителя 1 поддерживаются за счет токов, протекающих в элемен тах памяти в направлении от первых входов 11 выборки строк к вторым входам 12 выборки строк. Выборка строки элементов памяти в режиме считывания информации осуществляется повышением потенциалов на соответствующих входах 11 и 12 выборки строки, а нужный столбец выбирается включением токов считывания в соответствующие входы-выходы 13 и 14 столбца. Токи считывания включаются в эмиттеры транзисторов 4 и 5 матричного накопителя 1, принадлежащего выбраннок строке матрицы, так как на базах . этих транзисторов установлены самые высокие потенциалы по отношению к остальным, связанным с ними по эмиттерам транзисторов 4 и 5 выборки остальных элементов памяти выбранного столбца. Базовые потенциалы транзисторов 4 и 5 через эмиттерные р-пперехоцы транслируются на входы-выходы 13 и 14 выбранного столбца.

Соотношение уровней на этих входахвыходах 13 и 14,идентифицирует состояние выбранного элемента памяти.

В режиме записи информации выбранный элемент памяти при необходимости устанавливается в противоположное состояние посредством включения дополнительного тока записи в один из входов-выходов 13 и 14 выбранного столбца. При этом транзистор 4 или

5 выборки, в змиттере которого увеличивается ток, входит в режим насыщения в результате увеличения падения напряжения на соответствующем резисторе 9 или 10 смещения. Напряжение на коллекторе транзистора 4 или 5 опускается ниже низкого базового уровня в выбранном элементе памяти на величину напряжения отпирания р-п-перехода коллектор — база транзистора

4, 5, что приводит к установке на базе этого транзистора низкого уровня и запиранию связанного с ним по базе транзистора 2 или 3 триггера.

10 У запираемого транзистора 2 или 3 возрастает коллекторный потенциал, что приводит к отпиранию другого транзистора 2 или 3, ранее закрытого.

Высокое быстродействие в режиме

15 записи информации достигается за счет увеличения тока во входе-выходе 13, 14 столбца матричного накопителя,потен— циал которого,в результате изменения состояния выбранного элемента памяти, 20 должен упасть9 что ускоряет процесс разряда емкости этого узла, так как направление тока разряда емкости совпадает с направлением тока записи, У другого входа-выхода 13, 17, потен25 циал которого повыщается9 скорость перезаряда соответствующей емкости определяется величиной сопротивления нагрузки 6 или 7, подключенной к базе соответствующего транзистора 4 д0 или 5, Процесс перезаряда может быть дополнительно ускорен с помощью отключения тока считывания из этого входа на время записи, так как направление этого тока противоположно

35 направлению тока перезаряда емкости.

Стабилизирующий резистор 8 матричного накопителя предназначен для предотвращения самопроизвольного опрокидывания, возможного при переключении устройства из режима записи в режим считывания информации. Резис тор 8 препятствует отклонению тока хранения из элемента памяти, причиной которого может стать импульсное возрастание базового тока транзистора 4 или 5, в эмиттер которого подается ток считывания, так как импульс базового тока приводит к кратковременному понижению базового потенциала ниже уровня базовых потенциалов в других элементах памяти выбранной строки. Причиной ложной перезаписи информации может служить также ток перезаряда диффузионной емкости кол55 лекторного р-и-перехода транзистора

4 или 5, который из режима насыщения возвращается в нормальный активный режим, Паразитный ток протекает в соответствующем резисторе 9 или 10

1343443

Составитель С.Шумилишская

Редактор Е.Папп Техред М.Дидык Корректор А.Обручар

Заказ 4828/51 Тираж 589 Подписное

811ИИПИ Государственного комитета СССР по делам изобретений и открытий.

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4 смещения и вытекает из базы, его величина и продолжительность процесса могут оказаться достаточными для полного отключения тока из нагрузки

6 или 7, формирующей низкий базовый уровень, и этот уровень успеет подняться достаточно для переключения

ЭЛС ключа, образованного транзисторами 2 и 3 триггера. Этот эффект может быть устранен подбором сопротивлений резисторов 9 и 10 смещения, от которых зависит величина паразитного тока.

Формула изобретения

Матричный накопитель, содержащий группу элементов памяти, включающих триггер, состоящий из двух ключевых транзисторов, эмиттеры которых соединены, а базы и коллекторы соединены перекрестными связями, и двух нагрузочных элементов на резисторах, первые выводы которых соединены и подключены к первой адресной шине и являются входом выборки строки, а вторые — с коллекторами соответствую5 щих транзисторов триггера, два элемента выборки, каждый из которых состоит из транзистора, эмиттер которого подключен к соответствующей разрядной шине и является входом-выходом столбца, база соединена с базой соответствующего транзистора триггера, и двух резисторов смещения. первые выводы которых подключены к коллекторам соответствующих .транзисторов элемента выборки, о т л ич а ю шийся тем, что, с целью повышения надежности и быстродействия матричного накопителя, в каждый элемент памяти введен стабилизирую о щий резистор, первый вывод которого подключен к эмиттерам транзисторов триггера, а второй — к второй адресной шине, вторые выводы резисторов смещения подключены к шине нулевого потенциала накопителя.