Матричный накопитель для электрорепрограммируемого запоминающего устройства

 

Изобретение относится к вычислительной технике, в частности к созданию перепрограммируемых запоминающих устройств, способных сохранять информацию после отключения питающего напряжения . Целью изобретения является повышение надежности и времени хранения информации . Поставленная цель достигается за счет того, что в каждом столбце затворы вторых адресных МДП-транзисторов подключены к соответствующей щине выборки столбца. Ячейки памяти организованы в матрицу таким образом, что управление адресными МДП-транзисторами можно осуществлять одним вдоль строки, а другим вдоль столбца. Одновременно с новой конструкцией осуществляется новый способ управления матрицей, позволяющий организовать работу схемы на двух логических состояниях, характеризующихся встроенным и индуцированным каналами запоминающего транзистора. 3 ил. ё (Л со 00 05

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.Я0„„1336110 А 1

GD4 <з 11 С 11 40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 2924399/24-24 (22) 14.05.80 (46) 07.09.87. Бюл. № 33 (72) Ю. В. Голтвянский, В. Д. Костюк, В. И. Невядомский, В. П. Сидоренко и Ю. П. Троценко (53) 681.327.66 (088.8) (56) Патент США № 3846768, кл. G ll С 11/40, опублик. 1974.

Патент Великобритании № 1466007, кл. Н 01 1 29/78, опублик. 1974. (54) МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ

ЭЛЕКТРОРЕПРОГРАММИРУЕМОГО 3АПОМИНАЮШЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике, в частности к созданию перепрограммируемых запоминающих устройств, способных сохранять информацию после отключения питающего напряжения. Целью изобретения является повышение надежности и времени хранения информации. Поставленная цель достигается за счет того, что в каждом столбце затворы вторых адресных МДП-транзисторов подключены к соответствующей шине выборки столбца. Ячейки памяти организованы в матрицу таким образом, что управление адресными МДП-транзисторами можно осуществлять одним вдоль строки, а другим вдоль столбца. Одновременно с новой конструкцией осуществляется новый способ управления матрицей, позволяющий организовать работу схемы на двух логических состояниях, характеризующихся встроенным и индуцированным каналами а запоминающего транзистора. 3 ил.

1336110

1О

ЗО

1

Изобретение относится к вычислительной технике, в частности к созданию электрически перепрограммируемых запоминающих устройств (ЗППЗУ), способных сохранять информацию после отключения питающего напряжения.

Цель изобретения — повышение надежности и времени хранения информации.

На фиг. 1 представлен вариант принципиальной электрической схемы фрагмента предлагаемого накопителя; на фиг. 2 пример топологии этого фрагмента; на фиг. 3 — график входных характеристик элемента памяти в первом и втором логических состояниях.

Накопитель содержит ячейки 1 памяти, состоящие из последовательно соединенных первого адресного МДП-транзистора 2, запоминающего транзистора 3 со структурой типа МД Д>П и второго адресного МДПтранзистора 4. Истоки транзисторов 2 и стоки транзисторов 4 объединены в каждой строке соответствующими разрядными шинами 5 и 6, которые являются общими с аналогичными шинами смежных строк накопителя.

В каждой строке накопителя затворы транзисторов 2 объединены шиной 7 выборки строки, в каждом столбце затворы запоминаюгцих транзисторов 3 объединены программирующей шиной 8, затворы вторых адресных МДП-транзисторов 4 подключены к одной из двух шин 9 и 10 выборки столбца, каждая из которых является общей для двух смежных столбцов, причем затворы транзисторов 4 смежных ячеек, строки которых соединены с общей разрядной шиной 6, подключены к различным шинам выборки столбца.

Данная электрическая схема накопителя

ЭППЗУ благодаря возможности независимого от запоминающего транзистора 3 управления транзисторами 2 и 4 и произвольной выборки ячеек с помощью взаимно перпендикулярных затворных шин 7, 9 и 10 позволяет реализовать новый способ управления всей матрицей, включающий в себя операции программирования, считывания и стирания информации.

Сущность способа состоит в следующем.

Вначале, перед операцией программирования, на изолированную подложку матрицы подают положительное напряжение (25 B) относительно ну>кной группы шин затворов запоминающих транзисторов и переводят указанную группу транзисторов в первое логическое состояние, характеризующееся встроенным каналом элемента памяти с напряжением отсечки 8 В (фиг. 3, кривая Л).

При этом в диэлектрик МДi3,.»П=структуры заносится положительный заряд. Затем производят избирательное программирование ячеек памяти, выбранных с помо цью соответствующих шин, переводя при этом выбранные ячейки во второе логическое состояние, характеризующееся исходным индуцированным каналом запоминающих транзисторов, при помощи подачи на заданные программирующие шины запоминающих транзисторов положительного напряжения относительно подложки (фиг. 3, кривая Б). Такое программирование означает избирательное стирание информации, записанной в виде первого логического состояния во всю матрицу. Например, для записи второго логического состояния в запоминающий транзистор ячейки 1 заземляют, например, шину 5, открывают с помощью шины 7 транзистор 2 и подают напряжение записи на шину 8. При этом запоминающий транзистор ячейки 1 приобретает второе логическое состояние, поскольку все напряжение записи приходится на его подзатворный диэлектрик. Запрет записи в остальные ячейки столбца, в котором находится ячейка 1, осуществляют путем подачи опорного напряжения (-15 В) через разрядные шины невыбранных строк в каналы соответствующих запоминающих транзисторов, что конструкция накопителя позволяет сделать благодаря списанному подключения затворов вторых адресных транзисторов к разным управляющим шинам при общей разрядной шине.

Считывание информации, например, из ячейки 1 производят оценивая ток в цепи: шина 5 — канал первого адресного транзистора 2 — канал запоминающего транзистора 3 — канал второго адресного транзистора 4 — шина 6 при открытых адресных транзисторах 2 и 4. Открывание транзисторов 2 и 4 с помощью взаимно перпендикулярных шин 7 и 10 является одновременно и выборкой нужной ячейки памяти. При считывании на затворе запоминающего транзистора 3 сохраняют нулевой потенциал. Если в ячейке записано первое логическое состояние, то указанная цель будет замкнута, если второе — то разомкнута (фиг. 3).

Стирание информации осуществляют записью одного любого логического состояния во все ячейки, объединенные одной шиной затворов запоминающих транзисторов 3 или группой шин, или во всю матрицу. Причем более предпочтительной является запись первого состояния, тогда матрица остается подготовленной для последующего программирования.

На фиг. 2 — представлен фрагмент топологии накопителя, в котором имеются диффузионные П+= шины. Затворы транзисторов 2 выполнены и об.ьединены в шины 7 первым слоем поликремния, затворы транзисторов 4 и шины 9 и 10 — вторым слоем поликремния, а затворы запоминающих транзисторов 3 и шины 8 — алюминием.

<33 iO

Из топологической схемы видно, что поочередное объединение шиной 9 затворов транзисторов 4, смежных столбцов матрицы, позволяют объединить шину 6 для смежных строк, и существенно экономить площадь накопителя. Площадь ячейки памяти при типичных на данное время ограничениях п-канальной технологии составляет ) в такой организации матрицы 350 мкм-, что позволяет реализовать ИС ППЗУ информационной емкостью 32 Кбит на площа ) ди кристалла менее 25 мм-.

Фо р,и ула изобретения

Матричный накопитель для электрорепрограммируемого запоминающего устройства, содержащий ячейки памяти, каждая из которых состоит из последовательно соединенных первого адресного МДП-транзистора, запоминающего МДП-транзистора и второго адресного МДП-транзистора, причем стоки и истоки адресных МДП-транзисторов ячеек памяти смежных строк подключены к соответствующим общим разрядным шинам, в каждой строке затворы первых адресных МДП-транзисторов каждой ячейки памяти подключены к соответствующей шине выборки строки, в каждом столбце затворы запоминающих МДП-транзисторов подключены к шине записи, отличающийся тем, что, с целью повышения надежности и времени хранения информации в накопителе, в каждом столбце затворы вторых адресных МДП-транзисторов подключены к соответствующей шине выборки столбца.

В f0

Составитель 31. Лмусьева

Редактор Л. Козориз 1екрсл И. Бсрсс Корректор Г. Решетник

Заказ 3809!49 Тираж 589 Подписное

ВНИИГ1И Государственного когиитста СССР но дегани изобретений и открытий ! 13035, Москва, Ж вЂ” 35, Рау шскаи наб., д. 4/5

Производственно-иолигра<1ричсское предприятие, г. Ужгород. угн Проектная, 4