Матрица постоянного запоминающего устройства

 

Изобретение относится к вычислительной технике и может быть использовано при разработке интегральных схем запоминающих устройств. Целью изобретения является повьшение быстродействия. Поставленная цель достигается тем, что в матрицу введены первые, вторые и третьи ключевые транзисторы, вторые нагрузочные элементы и инверсная адресная шина. 1 ил. оо 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУ БЛИН. (19) (11) А1 (51) 4 С 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ (21) 3559832/24-24 (22) 02.03,83 (46) 30.08.87, Бюп. Ф 32 (72) С.Г.Ильченко, Л.П.Низовцев и А.А.Скрыпов (53) 681 ° 327.66 (088.8) (56) бК0.348.497 ТУ5. Микросхема

К586ВЕ1. бКО.348.727-01. Микросхема

K1809PE1у 1980. (54) МАТРИЦА ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике и может быть использовано при разработке интегральных схем запоминающих устройств.

Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в матрицу введены первые, вторые и третьи ключевые транзисторы, вторые нагрузочные элементы и инверсная адресная шина.

1 ил.

1 13341

Изобретение относится к вычислительиой технике и может быть использовано при разработке цифровых интегральнь»х схем на МПП-транзисторах.

Цель изобретения — повьппение быстродействия матрицы постоянного запоминающего устройства.

На чертеже изображена матрица постоянного запоминающего устройства.

Матрица постоянного запоминающего устройства содержит шину 1 нулевого потенциала, шину 2 питания, адресные шины 3, матричные вентили 4, состоящие из разрядной шины 5, нагрузочного элемента 6, запоминающих транзисторов 7 и первого ключевого транзистора 8, вентили 9, состоящие из выходной шины 10, второго нагрузочного элемента 11, третьего ключевого 20 транзистора 12 и второго ключевого транзистора 13, и инверсную адресную шину 14.

В матрице ПЗУ нагрузочный элемент 6 включен между разрядной шиной 25

5 и шиной 2 питания, исток запоминающих транзисторов 7 подключены к шине нулевого потенциала, стоки — к разрядной шине 5, затраты — к адресным шинам 3, исток первого ключевого 3<» транзистора 8 подключен к шине 1 нулевого потенциала, сток — к разрядной шине 5, затвор — к выходной шине 10, в каждом вентиле 9 нагрузочный элемент 11 включен между выходной шиной

10 вентиля и шиной 2 питания, исток третьего ключевого транзистора 12 подключен к шине 1 нулевого потенциала, сток — к выходной шине 10 вентиля, затвор — к инверсной адресной шине 14, исток второго ключевого .транзистора 13 подключен к шине 1 . нулевого потенциала,сток — к выходной шине 10 вентиля, затвор — к разрядной шине 5.

Матрица постоянного запоминающего устройства работает следующим образом.

В начальном состоянии на всех адресных шиках 3 задается низкий уровень входного сигнала, соответствующий состоянию "0", а на инверсной адресной шине 14 — высокий уровень, соответствующий состоянию "1". При этом выходные шины 10 вентилей 9 через открытые транзисторы 12 разряжаются до уровня "О" и,„ следовательно, транзисторы 8 оказываются закрытыми. Так как на затворах транзисто80 2 ров 7 и транзисторов 8 действует "0", то вентиль 4 переходит в состояние

"1", т. е. разрядная шина 5 заряжается через нагрузочный элемент 6 до высокого уро»зня.

При появлении сигнала на инверсной адресной шине 14 транзисторы 12 закрываются. При этом триггер, образованный вентилями 4 и 9, переходит в режим хранения информации. На адресные шины 3 подаются сигналы, соответствующие высокому уровню логического сигнала, который открывает транзисторы 7. При этом определенные разрядные шины 5 начнут разряжаться через открытые транзисторы 7. По достижении на разрядных шинах 5 напряжения, равного порогу срабатывания триггера, образованного вентилями 4 и 9, начнут закрываться соответствующие транзисторы 13 и шины 10 соответствующих вентилей 9 начнут заряжаться через нагрузочные элементы 11. При достижении напряжения, равному пороговому для транзисторов 8, последние открываются и соответствующие триггеры, образованные вентилями 4 и 9, лавинообразно переключаются в инверсное состояние. При этом на разрядных шинах 5 появляется информация, записанная по данному адресу.

Выигрыш» по быстродействию достигается тем, что транзисторы 7 выполняют роль пусковой цепи триггеров, образованных вентилями 4 и 9, т.е. размеры транзисторов 7 могут быть значительно меньше, чем размеры транзисторов 8 и 13, а так как нет необходимости устанавливать и поддерживать низкий уровень на разрядных шинах 5, то размеры транзисторов 7 могут быть соответственно меньшими,чем у нагрузочных элементов 6 и 11, т.е. достигается выигрыш по быстродейст1 вию, как по заряду, так и по разряду разрядных шин 5.

Расчет показывает, что выигрьпп по быстродействию (при сохранении минимально возможной площади кристалла, занимаемой матрицей ПЗУ) составляет от 50 до 803 в зависимости от информационной емкости матрицы, что очень важно при создании однокристальных быстродействующих систем, содержащих матрицу ПЗУ, микрокомандного автомата управления, крупных дешифраторов и др.

Составитель Б.Венков

Техред Л.Сердюкова Корректор А.Тяско

Редактор А.Ревин

Заказ 3965/47 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР I по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 1334!

Формула изобретения

Матрица постоянного запоминающего устройства, содержащая запоминающие транзисторы, нагрузочные элементы, причем затвор, сток и исток запоминающего транзистора соединены соответственно с адресной, разрядной шинами и шиной нулевого потенциала, первый и второй выводы нагру- 10 зочного элемента соединены соответственно с разрядной шиной и шиной питания, отличающаяся тем, что, с целью повышения быстродействия .матрицы, она содержит первые, 15 вторые и третьи ключевые транзисторы, вторые нагрузочные элементы и инверсную адресную шину, причем сток, исток первого ключевого транзистора соединены соответственно с разрядной шиной и шиной нулевого потенциала, сток, затвор и исток второго ключевого транзистора соединены соответственно с затвором и стоком первого ключевого транзистора и шиной нулевого потенциала, сток, затвор и исток третьего ключевого транзистора соединены соответственно со стоком второго ключевого транзистора, инверсной адресной шиной и шиной нулевого потенциала, первый и второй вы" воды второго нагрузочного элемента соединены соответственно со стоком второго ключевого транзистора и шиной питания.