Многоканальный логический анализатор

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19) (11) (Я>1С 06 Г ОО

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3747195/24-24 (22) 30.05.84

:(46) 15,12.87. Бюл, № 46 (72) A.Н.Бучнев, И.П.Васильев, В.P.Ãoðoíoé, Е.И.Карпунин и Ю,П.Крылатых (53) 68 1.3(088.8) (56) Авторское свидетельство СССР

¹ 608126, кл. С 05 В 23/02, 1978.

Патент ClllA ¹ 4040025,кл .364-900, опублик. 1977. (54) (57) 1, МНОГОКАНАЛЬНЫЙ ЛОП1ЧЕСКИЙ

АНАЛИЗАТОР, содержащий блок запуска, блок управления, блок памяти, блок формирования адреса, мультиплексор, блок коммутации и преобразования уровней, группа выходов которого соединена с группой информационных входов блока памяти, разрешающим входом блока управления и первой группой информационных входов блока запуска, выход которого соединен со стробирующим входом блока управления, управляющий выход режима записи которого соединен с управляющим входом блока коммутации и преобразования уровней, выход выбора режима блока управления соединен с разрешающим входом блока формирования адреса, первая группа адресных выходов которого соединена с группой адресных входов блока памяти, выход переполнения памяти блока формирования адреса соединен с входом выбора режима блока управления, вторая группа адресных выходов блока формирования адреса соединена с группой адресных входов мультиплексора, группа информационных входов которого соединена с группой выходов блока памяти, а группа управляющих входов мультиплексора соединена с группой, разрешающих выходов блока управления, группа выходов управления блоком памяти которого соединена с группой входов выбора режима блока памяти, груп-. па выходов мультиплексора является группой информационных выходов анализатора, отличающийся тем, что, с целью расширения функциональных возможностей за счет обеспечения режима быстрого асинхронного анализа, он содержит блок временного контроля, группа информационных входов которого соединена с группой входов задания режима блока управления, группой информационных входов блока формирования адреса, группой инфбрмационных входов блока запуска, второй группой информационных входов мультиплексора и является группой входов задания режима анализатора, группа тактовых входов мультиплексора соединена с группой информационных выходов блока временного контроля, управляющий выход которого соединен с синхровходом блока управления, при этом блок временного контроля содержит счетчик-делитель, регистр выбора частоты, дешифратор, блок совпадения и кварцевый генератор, выход которого соединен с входом счетчикаделителя, группа выходов которого со- единена с первой группой входов блока совпадения, выход регистра выбора частоты соединен с входом дешифратора, группа выходов которого соединена с второй группой входов блока совпадения, выход которого является управляющим выходом блока временного контроля, группа выходов регистра выбора частоты является группой йнформационных выходов блока временного контроля, а группа входов регистра выбо13597 ра частоты является группой информационных входов блока временного контроля.

2. Анализатор по п.1, о т л и— ч а ю щ и O с я тем, что блок запуска содержит каналы управления началом записи и концом записи и триггер разрешения записи, каждый из каналов управления содержит регистр маски, группой выходов соединенный с первой группой входов первого узла элементов И-НЕ, группа выходов которого подключена к первой группе входов узла сравнения, вторая группа входов которого соединена с группой выходов регистра начала записи и регистра конца записи соответственно, группа выходов узла сравнения подключена к группе входов второго узла элементов И-HE группа выходов которого соединена с группой входов элементов ИЛИ-НЕ, вторая группа информационных входов блока запуска соединена с группами входов регистров начала записи и конца записи и регистров маски начала записи и конца записи каналов управления началом и концом записи соответственно, первая группа информационных входов блока запуска соединена с второй группой входов первого узла элементов

И-НЕ каждого иэ каналов, выходы элементов ИЛИ-HE являются соответствующими входами триггера..

3. Анализатор по п.1, о т л и— ч а ю шийся тем, что блок управления содержит узел захвата сигналов, узел выбора вида работ, узел управления началом и концом записи, узел переполнения памяти, узел выбора режима записи, первый вход которого является синхровходом блока управления, а второй вход — входом разрешения блока управления и соединен с вторым входом узла захвата сигналов, первый вход которого соединен с вторым выходом узла выбора режима записи и четвертым входом узла выбора вида работ, первая группа выходов кото рого соединена с первыми группами . выходов узла выбора режима записи, узла управления началом и концом записи, узла переполнения памяти и является группой разрешающих выходов блока управления, второй выход узла выбора вида работ является выходом

79 выбора режима блока управления, четвертая группа входов узла выбора ре-. жима записи соединена с вторыми группами входов узла выбора вида работ, узла управления началом и концом записи, узла переполнения памяти, третьим входом узла захвата сигналов и является группой входов задания режима блока управления, третий вход узла управления началом и концом записи соединен с четвертым выходом узла выбора вида работ, первый вход которого соединен с вторым выходом узла переполнения памяти, а третий вход узла выбора режима записи связан с вторым выходом уз- управления началом и концом записи, третий выход которого соединен с третьим входом узла выбора вида работ, четвертый вход узла захвата сигналов соединен с .третьим выходом узла выбора режима записи, четвертый выход которого является выходом управления режимом записи блока управления, первый вход узла управления началом и концом записи является стробирующим входом блока управления, а третий выход узла выбора вида работ соединен с выходом узла захвата сигналов и является выходом управления блоком памяти блока управления, первый вход узла переполнения памяти является входом выбора режима блока управления, узел выбора режима записи содержит три триггера и три элемента И, причем информационные и синхровходы первого и второго триггеров образуют четвертый вход узла, единичный и нулевой выходы первого триггера образуют четвертый выход узла, единичный выход третьего триггера соединен с первыми входами первого и второго элементов И и является первым выходом узла, единичный выход второго триггера соединен с вторым входом первого элемента И и является третьим выходом блока, третий вход первого элемента И является . вторым входом блока, нулевой выход второго триггера соединен с вторым входом второго элемента И, третий вход которого является первым входом узла, выходы первого и второго элементов И соединены с первым и вторым входами третьего элемента И, выход которого является вторым выходом блока.

1 13597

Изобретение относится к вычислительной технике, а именно к устройствам контроля и диагностики ЭВМ.

Целью изобретения является рас—

5 ширение функциональных возможностей анализатора за счет обеспечения режима быстрого асинхронного .анализа, На фиг.1 изображена блок-схема многоканального логического анализатора; на фиг,2 — блок-схема блока временного контроля; на фиг.3 — блоксхема блока запуска; на фиг.4 блок-схема блока управления;на фиг.5— блок-схема узла переполнения памяти; на фиг.6 — блок-схема узла управления началом и концом записи; на фиг.7 блок-схема узла выбора режима записи; на фиг.8 — блок-схема узла захвата сигналов; на фиг.9 — блок-схема узла выбора вида работ;на фиг.10временная диаграмма записи; нафиг.11временная диаграмма чтения.

Многоканальный логический анализатор (фиг.1) содержит блок 1 коммутации и преобразования уровней, блок

2 памяти, блок 3 управления, блок 4 запуска, блок 5 формирования адреса, мультиплексор 6 и блок 7 временного контроля. Управление работой анализатора осуществляется с пульта микропрограммного управления (условно показаны шины 8 управления).

Блок временного контроля (фиг.2) содержит кварцевый генератор 9,счетчик-делитель 10, схему 11 совпадения, регистр 12 вы(ора частоты и дешифратор 13.

Блок запуска (фиг.3) состоит из регистра 14 маски начала записи и регистра 15 маски конца записи, узлов элементов И-НЕ 16 и 17, узлов

18 и 19 сравнения, регистров 20 и

21.начала записи и конца записи соответственно, узлов элементов И-НЕ 22 и 23, элементов ИЛИ-НЕ 24 и 25 и

45 триггера 26 разрешения записи.

Блок управления (фиг.4) содержит узел 27 выбора режима записи, узел

28 захвата сигналов, узел 29 выбора

БО вида работ, узел 30 управления началом и концом записи и узел 3 1 переполнения памяти. разом;

Контролируемые сигналы проверяемого прибора (в частности микроЭВИ) поступают через блок 1 коммутации и преобразования уровней на вход блока

2 памяти. Эти же сигналы параллельно поступают на блок 4 запуска, в котором происходит совпадение кода,задаваемого с пульта микропрограммного управления, с кодом, который информирует о состоянии шин проверяемого. прибора,.в результате чего на выходах блока появляются либо не появляются сигналы разрешения записи

Узел 31 переполнения памяти (фиг.5) содержит триггеры 32 и элемент И 33.

Узел 30 управления началом и кон. цом записи (фиг.6) содержит тригге79 2 ры 34 и 35, элементы И 36 и 37 и элемент ИЛИ 38.

Узел 27 выбора режима записи (фиг.7) содержит триггеры 39, 40 и

41 и элементы И 42, 43 и 44.

Узел 28 захвата сигналов (фиг.8) содержит элементы И-НЕ 45 и 46, триггеры 47. и 48 и элементы И 49 и 50..

Узел 29 выбора вида работ (фиг.9) содержит триггер 51, элемент ИПИ 52, элементы И 53 и 54, буферный усилитель 55, элементы ИЛИ 56-59 и формирователь 60 импульса.

Пульт микропрограммного управления формирует два типа временных диаграмм (фиг.10 и 11).

Временные диаграммы, показанные на фиг.10, описывают процедуру записи в регистр состояния (триггеры .32, 34, 35, 40, 41, 5 l в блоке 3 управления и регистр 12 в блоке 7 временного контроля), в регистр адреса (в блоке 5 формирования адреса), в регистр 14 маски начала записи, в регистр 15 маски конца записи и в регистры 20 и 21 начала и конца записи (в блоке 4 запуска).Для этого на информационных выходах пульта микропрограммного управления устанавливаются данные и выдается соответствующий строб ЗП.

Временные диаграммы на фиг.11 описывают процедуру чтения из блока 2 памяти регистра адреса и регистра состояния. Для этого с пульта микропрограммного управления выдаются два потенциальных сигнала С ЧТ I .ЧТ 2 и строб чтения ЧТ, управляющие мультиплексором 6. В течение действия строба ЧТ на входы блока микропрограммного управления поступают достоверные данные.

Анализатор работает следующим об3 13597 и запрещения записи, которые затем подаются в блок 3 управления, который может обеспечивать два режима записи: запись временных соотношеI ний и логический анализ (диагностическая трассировка).

Первый режим записи осуществляется при наличии сигнала разрешения записи с блока 4 запуска по сигналу из блока 7 временного контроля с частотой, программно устанавливаемой по шине 8 °

Второй режим записи информации в память осуществляется как и в предыдущем режиме, при наличии сигнала разрешения записи, но вместо сигнала иэ блока 7 временного контроля используется сигнал из проверяемого прибора, который выбран как отображающий временной цикл работы этого прибора.

Анализатор накапливает информацию о состоянии проверяемого прибора в

1024 тактах перед остановом, осущест- 25 вляемым по сигналу "Конец записи" из блока 4 запуска, по сигналу "Начало записи" из блока 4 запуска либо выборочно по двум этим условиям. Состояния проверяемого прибора определяются значениями сигналов на шинах и в дополнительных точках проверяемого прибора, доступных с помощью пробников (зондов).

Анализатор имеет два вида работы: запись-контроль сигналов с шин проверяемого прибора и пробников и, чтение-анализ записанной информации.

Переход в режим чтения-анализа о уществляется по сигналам, которые формируются в блоке 3 управления:

"Переполнение памяти", "Конец записи". Информация о состоянии диагностируемого прибора считывается иэ блока 2 памяти через мультиплексор

6, через который можно читать, и ре- 45 гистры логического анализа, доступные по чтению.

В блоке 7 временного контроля сигнал с кварцевого генератора 9 поступает на вход счетчика-делителя 10, на выходе которого получаются сигналы кратной частоты, которые подаются на схему 11 совпадения, на другой вход которой с дешифратора 13 поступает сигнал, соответствующий коду, записанному в регистр 12 выбора частоты. Таким образом:, на выходе схемы совпадения выделяется сигнал

АД 3г PrNH О РгНАД

Сос Y QPrNH Q PrHY

АД „PrNK 9 РгКАД

Сос 73, PrMK g PrKY сигналы н а линиях адрес— данные проверяемого устройства; сигналы на управляющих шинах проверяемого устройства; регистр маски условия начала для линий адрес— данные проверяемого устройства; регистр маски условия на.чала для линий управления проверяемого устройства; регистр задания условия начала для линий адрес.— данные проверяемого устройства; регистр задания условия начала для управляющих линий проверяемого устройства; где АД—

Сос. Y—

РгМН, PrMH т

РгНАД—

PrHY

79 4 с вполне определенной заданной частотой, который в дальнейшем будет стробировать записываемую в блок памяти информацию о состоянии проверяемого прибора на всех шинах одновременно.

В блоке 4 запуска по сигналам, по-. ступающим по шине 8, происходит запись в регистры 14 и 15 масок, а также в регистры 20 и 21 начала записи и конца записи соответственно. Информация с шин проверяемого прибора поступает на входы узлов элементов

И-НЕ 16 и 17, где происходит поразрядное маскирование. Далее с выходов элементов И-НЕ 16 и 17 сигналы поступают на входы узлов сравнения 18 и 19, на вторые входы которых поступают коды начала записи и конца записи с шины 8 через регистры 20 и 2 1.

Далее происходит сравнение кодов, свертка на элементах И-НЕ и ИЛИ-HE

22, 23, 24 и 25 и на выходе элементов 24 и 25 вырабатываются два сигнала Разрешение записи" и "Запрещение эаписи".Эти два сигнала имеют уровень логической единицы тогда, когда выполняются условия:

Таким образом, запуск анализатора может осуществляться не только по

PrMK

Ф

РгИК

РгКАД—

PrKY

5 135 регистр маски условия конца для линий адрес— данные проверяемого устройства; регистр маски условия конца для линий управления проверяемого устройства; регистр задания условия конца для линий адрес— данные проверяемого устройства; регистр задания условия конца для управляющих линий проверяемого уст-. ройства; конъюнкция для каждого разряда адресов — данных и линий управления.

9779

6 любому сигналу проверяемого прибора, но и по любому сочетанию контролируемых сигналов.

Многоканальный логический анализатор позволяет осуществлять поиск неисправностей не только функционального характера, но также и неисправностей, связанных с ошибками временного характера. При поиске неисправностей, связанных с гонками фронтов, задерж-: ками между импульсными сигналами, анализатор обеспечивает анализ работы объекта диагностирования с различным темпом записи информации на шинах объекта диагностирования и в контрольных точках, для чего в блоке временного контроля используется генератор, который на выходе счетчика-делителя формирует. широкий спектр частот, одна из которых затем выбирается с помощью дешифратора в качестве строба записываемой информации.

1359779

1359779

1359779

Фиг. 10

Н7

Составитель С.Старчихин

Редактор А.Лежнина Техред М.Ходанич Корректор И.Патай

Заказ 6154/50 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, МОсква, Ж-35, Раушская наб;,,д.4/5

Производственно-полиграфическое предприятие, r.Óæãoðîä, у . р л.П оектная 4