Последовательный сумматор-вычитатель

 

Изобретение относится к вычислительной техника и может быть использовано в арифметических устройствах ЭВМ и устройствах цифровой обработки сигналов. Цель изобретения - расширение функциональных возможностей за счет организации процесса сложения (вычитания) с возможностью смены выполняемой операции .в одном цикле вычисления результата. Последовательный сумматор-вычитатель содержит шесть элементов И 1-6, три элемента ИЛИ 7-9, два элемента ИСЮТЮЧАЮЩЕЕ ИЛИ 10,11, два триггера 12,13. 1 Ш1. (С (Л S -о оэ О) со со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (51) 4 G 06 F 7/50 Ъ г1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ; "

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

r0 1иу

15 (21) 4093818/24-24 (22) 18 ° 07,86 (46) 30,12,87. Бюл. М- 48 (72) С.Л.Титов, Ю.Ф.Рощинский, В.П,Малиночка и Е.Н.Титова (53) 681.325.5 (088.8) (56) Авторское свидетельство СССР

В 920710, кл. G 06 F 7/50, 1980 .

Каган Б.М. и Каневский М.М, Цифровые вычислительные системы. М.:

Энергия, 1974, с. 237, рис.3-78. (54), ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР-ВЫЧИТАТЕЛЬ (57) Изобретение относится к вычисли" тельной технике и может быть использовано в арифметических устройствах

ЭВМ и устройствах цифровой обработки сигналов. Цель изобретения — расширение функциональных возможностей за счет организации процесса сложения (вычитания) с возможностЬю смены выполняемой операции в одном цикле вычисления результата, Последовательный сумматор-вычитатель содержит шесть элементов И 1-6, три элемента

ИЛИ 7 — 9, два элемента ИСКЛЮЧАКЩЕЕ

ИЛИ 10,11, два триггера 12,13.

1 ил.

1363191

На чертеже изображена схема последовательного сумматора вычитателя.

Последовательный сумматор-вычитатель содержит шесть элементов И 1-6, три элемента ИЛИ 7,8 и 9, первый и второй элементы ИСКЛИЧА10ЩЕЕ ИЛИ 10, 11, первый и второй триггеры 12 и 13, 2 прямой и инверсный входы 14 и 15 первого операнда, прямой и инверсный входы 16 и 17 второго операнда, прямой и инверсный выходы 18 и 19 переноса из предыдущего разряда, прямой и инверсный выходы 20 и 21 заема из предыдущего разряда, вход 22 управления сложением, вход 23 управления вычислением, вход 24 тактирования, вход 25 установки и выход 26 результата сумматора-вычитателя.

Последовательный сумматор-вычитатель по своей сущности является синхронным автоматом Мура.

Первый — шестой элементы U 1-6, первый и второй элементы ИЛИ 7 и 8 образуют комбинационную схему, которая формирует текущую функцию возбуждения для элементов памяти (первого и второго триггера 12,13) в зависимости от входных сигналов и текущего состояния сумматора вычитателя. Причем эта комбинационная схема организована таким образом, что в процессе вычисления одного выходного числа возможна смена выполнений одной операции на другую (сложение на вычитание и наоборот) .

Первый и второй элементы ИСК1ПОЧАЮЩЕЕ ИЛИ 10, 11 и третий элемент

ИЛИ 9 образуют комбинационную схему, формирующую текущие значения выходного бита, в зависимости от состояния первого и второго операндов, которые поступают на первый и второй прямые входы 14 и 16 первого и второго операнда и текущего внутреннего состояния, определяемые первым и вторым триггерами 12 и 13.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах

ЭВМ и устройствах обработки цифровой информации .

Цель изобретения — расширение функ циональных возможностей за счет организации процесса операции суммирования/вычитания с возможностью смены выполняемой операции в одном цикле вычисления результата, 5

1Г

Последовательный сумматор-вычитатель работает следующим образом.

В начале каждого цикла вычисле° ния производится обнуление первого и второго триггеров 12 и 13 импульсным сигналом, поступающим со входа

25 установки.

Затем по прямому и инверсному входам 14,15 первого операнда и прямому и инверсному входам 16,17 второго операнда начинают последовательно поступать биты чисел соответственно первого слагаемого (уменьшаемого) и второго слагаемого (вычитаемого), Поступление каждого бита операндов сопровождается тактовыми сигналами, поступающими по входу 24 тактирования. При этом число тактовых импульсов, поступающих по входу 24 тактирования, равняется разрядности операндов.

Для наглядности описания положим, что в начале цикла вычисления выпол- няется операция сложения. В этом случае на вход 22 поступает единичный потенциал, а на вход 23 — нулевой потенциал, После прихода очередных бит бперандов в зависимости от их значения и значения сигнала на выходе 18, который поступает с прямого выхода первого триггера 12, на выходе второго элемента ИСКЛЮЧАЮЦЕЕ

ИЛИ 11 формируется выходной бит суммы. Комбинационная схема, образованная первым-третьим элементами 1-3 и первым элементом ИЛИ 7, формирует функцию возбуждения (сигнал лог.

"0" или лог. "1") для первого триггера 12 с приходом тактового импульса по входу 2 тактирования значение сигнала с выхода первого элемента

ИЛИ 7 переписывается в первый триггер 12 и будет определять внутреннее состояние устройства в следующем такте вычисления. На выходе второго элемента ИЛИ 8 во время выполнения операции сложения будет присутствовать сигнал лог,"0", так как четвер-. тый и пятый элементы И 4,5 блокируются сигналом лог, "0" входа 23 вычитания, а шестой элемент И 6 закрыт нулевым потенциалом с прямого выхода второго триггера 13.

После смены выполняемой операции, что определяется появлением сигнала лог."0" на входе 22 и сигнала лог.

"1" на входе 23, на выходе первого элемента ИЛИ 7 генерируется сигнал

3 1З6З лог, "1" функции возбуждения 1 триггера 12 до тех пор, пока по прямому входу 14 первого операнда поступают единичные биты уменьшаемого, а первый триггер 12 находится в единичном состоянии. Если же хотя бы одно из указанных условий не выполняется или поступает единичный бит вычитаемого по прямому входу 16 второго операнда, то на выходе первого элемента ИЛИ 7 до конца цикла вычисления будет генерироваться сигнал лог.

"0", На выходе второго элемента

ИЛИ 8 сигнал функции возбуждения второго триггера 13 первый раз принимает единичное значение в случае единичного бита на прямом входе 16 второго операнда при нулевых значениях на прямом входе 14 первого операнда и прямом выходе первого триггера

12. После этого цикл вычисления продолжается с генерацией сигналов на шине 20 заема. В таблице приведен пример вычисления, при котором производится сложение чисел 11011001 и 11001011 и вычитание чисел

11100)11 и 0011111, которое выполняется в одном цикле вычисления.

Работа последовательного сумматора-вычитателя, в случае когда сначала выполняется операция вычитания, полностью аналогична описанному.

Устройство в зависимости от выполняемой задачи позволяет менять тип выполняемой операции произвольное количество раз в течение одного цикла вычисления.

Формула изобретения

Последовательный сумматор-вычитатель, содержащий шесть элементов

И и два элемента ИЛИ, причем прямой вход первого операнда (слагаемоеуменьшаемое)подключен к первым входам первого и второго элемента И, инверсный вход первого операнда соединен с первыми входами третьего и четвертого элементов И, прямой вход второго операнда (слагаемое — вычитаемое) подключен к вторым входам первого пятого, третьего и шестого

7 элементов И, инверсный вход второго операнда соединен с вторым входом четвертого элемента И, прямой вход переноса из предыдущего разряда подключен к третьим входам пятого и второго элементов И, инверсный вход переноса из предыдущего разряда сое191 4 динен с третьим входом третьего элемента И, вход управления сложением подключен к третьему входу первого элемента И, выходы первого, пятого и

5 третьего элементов И соединены соответственно с первым, вторым, третьим входами первого элемента ИЛИ, а выходы третьего, шестого и четвертого

1р элементов И подключены к первому, второму, .третьему входам второго элемента ИЛИ соответственно, о т л и— ч а ю шийся тем, что, с целью расширения функциональных возможнос15 тей за счет организации процесса суммирования — вычитания с возможностью смены выполняемой операции в одном цикле вычисления результата, в него введены третий элемент ИЛИ, 20 первый и второй элементы ИСКЛЮЧАЮЩЕЕ

ИЛИ и первый и второй триггеры, причемм и ив ер сный вход в тор о го опер аида подключен к второму входу второго элемента И, прямой вход заема из

25 предыдущего разряда соединен с третьими входами пятого и четвертого элементов И и первым входом третьего элемента ИЛИ, второй вход которого подключен к прямому входу переноса

30 из предыдущего разряда, инверсный вход заема из предыдущего разряда соединен с четвертым входом первого элемента И, вход управления сложением подключен к первому входу пятого элемента И, вход управления вы35 читанием соединен с четвертым вхо-, дом третьего элемента И и первым входом шестого элемн та И, выход пе р— .вого элемента ИЛИ соединен с Ы»40 входом первого триггера, прямой и инверсный выходы которого подключены соответственно к второму входу треть-. его элемента ИЛИ и . третьему входу третьего элемента И, выход вто45 рого элемента ИЛИ соединен с D-входом второго триггера, прямой и инверсный выходы которого подключены соответственно к первому входу третьего элемента ИЛИ и к четвертому

5р входу первого элемента И, первый и второй входы первого элемента ИСКЛЮЧА10ЩЕЕ ИЛИ соеди ены с прямыми входами соответственно первого и второго операндов, а выход подключен к первому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом третьего элемента

ИЛИ, а выход является выходом суммы сумматора-вычитателя, вход тактирова! 36319 !

R-входы которых соединены с входами установки сумматора-вычи тателя. ния которого соединен с тактовыми входами .первого и второго триггеров, Операция

Заем

Результат

Составитель М,Есенина

Редактор А.Долинич Техред А.Кравчук

Корректор С.Шекмар

Заказ 6363/40 Тираж 671 Подпи сное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4

1 операнд

2 операнд

Перенос

Сложение

Вычитание

1 0 0 1 1 0 1 1 1 ) 1 0 0 1 ) 1

1 1 О 1 0 0 1 1 0 0 0 0 1 1 0 0

О ) 1 0 1 ) О 1 1 ) 1 1 0 0 0 0

0 0 0 0 0 0 0 0 0 0 0 0 0 1 0

0 0 1 0 0 1 0 1.0 0 0 1 1 1 0 1